ADC12QJ1600-EP 是一款四通道、12 位、1.6GSPS 模數轉換器 （ADC）。低功耗、高采樣率和 12 位分辨率使該器件適用于各種多通道通信系統。

6GHz 的全功率輸入帶寬 （-3dB） 支持對 L 波段和 S 波段進行直接射頻采樣。
*附件：adc12qj1600-ep.pdf

包括許多時鐘功能以放寬系統硬件要求，例如帶有集成壓控振蕩器 （VCO） 的內部鎖相環 （PLL） 以生成采樣時鐘。提供四個時鐘輸出，用于對FPGA或ASIC的邏輯和SerDes進行時鐘處理。為脈沖系統提供時間戳輸入和輸出。

JESD204C串行接口通過減少印刷電路板 （PCB） 布線量來減小系統尺寸。接口模式支持 2 至 8 通道（雙通道和四通道設備）或 1 至 4 通道（用于單通道設備），SerDes 波特率高達 17.16Gbps，可為每個應用提供最佳配置。

特性

• 高可靠性增強型產品：
  • 受控基線
  • 一個組裝和測試站點
  • 一個制造現場
  • –55°C 至 125°C 溫度范圍
  • 延長產品生命周期
  • 擴展產品變更通知
  • 產品可追溯性
• ADC內核：
  • 分辨率：12位
  • 最大采樣率：1.6 GSPS
  • 非交錯架構
  • 內部抖動可減少高階諧波
• 性能規格 （–1 dBFS）：
  • 信噪比 （100 MHz）：57.4 dBFS
  • ENOB （100 MHz）：9.1 位
  • SFDR （100 MHz）：64 dBc
  • 本底噪聲 （–20 dBFS）：–147 dBFS
• 滿量程輸入電壓：800 mVPP-DIFF
• 全功率輸入帶寬：6 GHz
• JESD204C 串行數據接口：
  • 總共支持 2 到 8 條 SerDes 通道
  • 最特率：17.16 Gbps
  • 64B/66B 和 8B/10B 編碼模式
  • 子類 1 對確定性延遲的支持
  • 與JESD204B接收器兼容
• 可選的內部采樣時鐘生成
  • 內部PLL和VCO （7.2–8.2 GHz）
• SYSREF 窗口簡化同步
• 四個時鐘輸出簡化了系統時鐘
  • FPGA或相鄰ADC的參考時鐘
  • SerDes 收發器的參考時鐘
• 脈沖系統的時間戳輸入和輸出
• 功耗（1 GSPS）：1.9W
• 電源：1.1 V、1.9 V

參數

方框圖

一、產品核心定位與基礎參數

ADC12QJ1600-EP 以 “高可靠性 + 高速采樣 + 多通道集成” 為核心優勢，通過非交錯架構、內置時鐘管理與靈活校準設計，平衡性能與系統適配性，適配極端溫域與高可靠性場景。

1. 核心基礎參數總覽

二、核心性能參數

1. 模擬采樣性能（典型值，TA=-55~+125℃，VDD=1.1V/1.9V）

（1）動態性能（100MHz 輸入，-1dBFS）

• 信噪比（SNR） ：57.4 dBFS，有效位數（ENOB）9.1 Bits，保障弱信號采集精度；
• 無雜散動態范圍（SFDR） ：64 dBc，二階諧波（HD2）-64 dBc，三階諧波（HD3）-67 dBc，減少信號失真；
• 噪聲特性 ：噪聲譜密度（NSD）-147 dBFS/Hz（-20dBFS 輸入），噪聲系數（NF）25.8 dB（Z_S=100Ω）；
• 全功率帶寬（FPBW） ：6 GHz（-3dB），支持 L 波段（1-2GHz）、S 波段（2-4GHz）直接射頻采樣，無需前端混頻。

（2）靜態精度與輸入特性

• 靜態精度 ：微分非線性（DNL）±0.2 LSB，積分非線性（INL）±1.95 LSB，無失碼；
• 輸入范圍 ：差分滿量程電壓 800 mVPP（默認），支持 480~1040 mVPP 可編程調節；
• 輸入阻抗與保護 ：內置 50Ω 單端輸入 termination（可配置），支持 AC/DC 耦合，內部鉗位二極管防護過壓輸入（峰值 RF 輸入功率 16.4 dBm）；
• 孔徑抖動 ：典型值 50 fs（rms），近距殘余相位噪聲 - 127 dBc/Hz（10kHz 偏移），保障高頻采樣時序精度。

2. JESD204C 高速串行接口性能

作為數據傳輸核心，JESD204C 接口支持高速、低開銷數據傳輸，兼容 JESD204B 接收器，適配 FPGA/ASIC 后端處理：

3. 時鐘管理與時間戳功能

內置完整時鐘生成與同步體系，減少外部時鐘器件依賴，適配多通道系統時鐘同步需求：

（1）內部 PLL/VCO 時鐘生成

• PLL 特性 ：支持 50-500 MHz 差分 / 單端參考時鐘輸入，通過 VCO（7.2-8.2GHz）生成 1.6 GSPS 采樣時鐘，支持 5/6/8/10/12/16 分頻比，滿足不同采樣率配置；
• 時鐘輸出 ：4 路時鐘輸出（PLLREFO±、TRIGOUT±、ORC/ORD），可提供 FPGA / 相鄰 ADC 的參考時鐘（如 PLLREFO± 輸出 PLL 參考時鐘，TRIGOUT± 輸出 SerDes 時鐘或時間戳重發信號）；
• 噪聲抑制 ：VA11Q/VCLK11 噪聲抑制功能（開啟時電流增加～20mA），降低采樣抖動與時鐘雜散。

（2）時間戳與同步

• 時間戳功能 ：TMSTP± 差分輸入標記特定采樣點，時間戳數據嵌入 JESD204C 數據流（替換 LSB），支持 TRIGOUT± 重發觸發信號，適配脈沖雷達等時序敏感場景；
• SYSREF 同步 ：支持周期性 / 單次 SYSREF 信號，通過 SYSREF 窗口化（24 位位置檢測 + 可編程采樣位置）實現多器件相位同步，延遲抖動 ±50 ps。

三、關鍵功能模塊詳解

1. 多模式校準系統

器件內置 6 路 ADC 核心（4 路主核心 + 2 路備用校準核心），支持前景校準與 背景校準 ，保障全溫域下精度穩定性：

（1）校準模式與特性

（2）trim 調節功能

支持硬件參數微調，適配系統級性能優化：

• 輸入端接電阻（RTRIM_A/B/C/D）、增益（GAIN0-5）、偏移（OFS0-5）、帶隙基準（BG_TRIM），均支持讀取工廠校準值后自定義調整；
• 滿量程電壓（FS_RANGE）支持 480-1040 mVPP 可編程，匹配不同信號幅度場景（如大信號時調大滿量程提升 SNR）。

2. 過范圍檢測與告警系統

內置實時故障監測與保護機制，保障系統可靠性：

• 過范圍檢測（OVR） ：監測 ADC 輸出 upper 8 位，可編程閾值（OVR_TH，默認 - 0.5 dBFS）與脈沖保持時間（OVR_N，4~1024 個采樣周期），通過 ORA/ORB/ORC/ORD 引腳快速輸出通道過范圍狀態；
• 多維度告警 ：涵蓋 PLL 失鎖（CPLL/SPLL）、JESD204C 鏈路異常、FIFO 溢出 / 下溢、時鐘偏移、SYSREF 重同步等，告警狀態可通過 CALSTAT 引腳或寄存器讀取，支持掩碼屏蔽非關鍵告警。

3. 靈活工作模式配置

支持通道關斷、低功耗模式與測試模式，適配不同系統需求：

• 通道配置 ：通過 CH_EN 寄存器關斷 C/D 通道（僅保留 A/B），或單通道模式（僅保留 A），關斷后 JESD204C lanes 自動減半，減少無效功耗；
• 功耗模式 ：低功耗模式（僅 1 GSPS 及以下支持）通過寄存器配置（LOW_POWER1-4）降低功耗，代價是高頻段（>2GHz）動態性能略有下降；
• 測試模式 ：除 JESD204C 接口測試碼型外，支持 ADC 核心測試（如短傳輸測試模式、K28.5/K28.7 字符輸出），簡化硬件調試。

四、典型應用場景與設計建議

1. 核心應用場景

ADC12QJ1600-EP 的核心價值在于 “直接射頻采樣 + 多通道并行 + 高可靠性”，典型應用包括：

• 電子戰（SIGINT/ELINT） ：6 GHz 全功率帶寬支持 3GHz 以下信號直接采樣，四通道并行采集多頻段信號，JESD204C 減少布線復雜度；
• 衛星通信（SATCOM） ：-55℃~+125℃寬溫與高可靠性設計，適配太空 / 機載極端環境，內部 PLL 簡化時鐘系統；
• 雷達系統 ：1.6 GSPS 采樣率 + 64 dBc SFDR，支持脈沖信號采集，時間戳模塊標記目標回波時序，多通道同步保障相位一致性。

典型應用架構示例（雷達接收機）

1. 信號路徑 ：3GHz 以下射頻信號經 Balun 轉換為差分信號，AC 耦合至 ADC12QJ1600-EP 的 INA±~IND± 引腳；
2. 時鐘生成 ：50 MHz 低噪聲參考時鐘輸入 CLK±，內部 PLL 生成 1.2 GSPS 采樣時鐘，PLLREFO± 輸出時鐘至 FPGA；
3. 數據傳輸 ：JESD204C 配置為 4 lanes、64B/66B 編碼，數據傳輸至 Xilinx UltraScale+ FPGA 進行信號處理；
4. 同步與校準 ：SYSREF± 信號同步多片 ADC，背景校準模式保障長時間運行精度，過范圍檢測觸發增益動態調整。

2. 關鍵設計建議

（1）電源與時鐘設計

• 電源隔離 ：模擬電源（VA11/VA19）與數字電源（VD11）、PLL 電源（VPLL19）需獨立供電，每路電源就近并 0.1μF 陶瓷電容 + 10μF 鉭電容，CLKVDD 使用低噪聲 LDO（如 TPS7A8400）抑制噪聲；
• 時鐘優化 ：采樣時鐘（CLK±）建議 AC 耦合，幅度≥0.4 VPP-DIFF，使用帶通濾波器（如 Mini-Circuits TCM2-43X+）濾除雜散，時鐘線與模擬輸入線間距≥2mm，減少串擾。

（2）PCB 布局與熱設計

• 分區布局 ：模擬區（INA±~IND±、CLK±）、數字區（JESD204C lanes、SPI）、電源區嚴格隔離；模擬地 / 數字地 / PGND/SE_GND 單點連接至公共地平面；
• 熱設計 ：BGA 底部熱焊盤通過 4 個過孔連接至大面積接地銅皮，結到環境熱阻 RθJA=20.9℃/W，滿負荷時需確保結溫 < 150℃（推薦 PCB 銅皮厚度≥2oz）；
• 射頻防護 ：模擬輸入引腳預留 50Ω 匹配電阻位置，未使用的 ADC 通道輸入引腳需接地，避免噪聲耦合。

（3）校準與同步配置

• 上電校準 ：上電后先執行前景校準（CAL_FG=1），再啟用背景校準（CAL_BG=1），溫度變化 > 10℃時建議重新觸發校準；
• SYSREF 同步 ：SYSREF± 采用 AC 耦合（SYSREF_LVPECL_EN=0），布線長度 < 10cm，通過 SYSREF_POS 寄存器檢測最佳采樣位置，配置 SYSREF_SEL 確保時序余量。