“本文將詳細(xì)介紹 DDR5、LPDDR5 的技術(shù)細(xì)節(jié)以及 Layout 的規(guī)范要求。然后比較 CAMM2 模組與 SODIMM 的差別。”

本文將介紹什么是 DDR5，DDR5 和之前 DDR 的比較以及 DDR5 與 LPDDR5 的差異以及 DDR5 的拓?fù)浣Y(jié)構(gòu)。什么是 DDR5？

先來(lái)看一下什么是 DDR。DDR（Double Data Rate）屬于SDRAM（Synchronous Dynamic Random Access Memory）的一種。DDR 的主要特點(diǎn)是數(shù)據(jù)傳輸速率更高。DDR 內(nèi)存采用了一種稱為“雙倍數(shù)據(jù)速率”的技術(shù)，它可以在一個(gè)時(shí)鐘周期內(nèi)傳輸兩次數(shù)據(jù)，即在時(shí)鐘信號(hào)的上升沿和下降沿都能進(jìn)行數(shù)據(jù)傳輸。而普通的 SDRAM 在一個(gè)時(shí)鐘周期內(nèi)只能在上升沿或者下降沿傳輸一次數(shù)據(jù)。

DDR5 是第五代 DDR 技術(shù)，核心技術(shù)參數(shù)如下：

• 發(fā)布年份：2020

• 數(shù)據(jù)速率：4800-6400 MT/s (未來(lái)有潛力達(dá)到更高速度)

• 帶寬：38.4-51.2 GB/s

• 電壓：1.1V (更低功耗)

• 密度：每顆 IC 高達(dá) 64 Gb

• 通道配置：每 DIMM 雙通道 (有效將可用通道數(shù)加倍)

• 預(yù)取緩沖區(qū)：16n (DDR4 的兩倍)

• 延遲：低于 DDR4

• 提升的通道效率：雙通道帶來(lái)更高效的數(shù)據(jù)傳輸

• 更佳的電源管理：芯片內(nèi)置 ECC (錯(cuò)誤修正碼) 提升可靠性與性能

• 改善的信號(hào)完整性：新功能如決策反饋均衡 (DFE)

總結(jié)一下 DDR5 的特點(diǎn)：

• 速度與帶寬：DDR5 提供比 DDR4 高出許多的數(shù)據(jù)速率與帶寬。

• 電源效率：DDR5 運(yùn)作電壓更低，從而降低功耗。

• 密度與容量：DDR5 支持更高密度，允許更大的內(nèi)存容量。

• 通道配置：DDR5 的每 DIMM 雙通道設(shè)計(jì)提升了通道效率。

• 先進(jìn)功能：DDR5 包含芯片內(nèi)置 ECC 和改善的信號(hào)完整性機(jī)制等先進(jìn)功能。

什么是 LPDDR5？

LPDDR5（Low Power Double Data Rate 5）是一種專門(mén)為移動(dòng)設(shè)備和功耗敏感型設(shè)備（如智能手機(jī)、平板電腦、輕薄本）設(shè)計(jì)的內(nèi)存標(biāo)準(zhǔn)。

它的核心特性是“低功耗”。它通過(guò)使用更低的工作電壓（例如 1.05V 核心電壓和 0.5V I/O 電壓）和更先進(jìn)的電源管理功能，來(lái)實(shí)現(xiàn)極高的能效，從而最大限度地延長(zhǎng)設(shè)備的電池續(xù)航時(shí)間。

雖然兩者都是“DDR5”家族的成員，但它們?cè)谠O(shè)計(jì)理念、物理形態(tài)和性能側(cè)重上有根本的不同。

特性	LPDDR5 (Low Power DDR5)	DDR5 (Standard DDR5)
主要應(yīng)用	智能手機(jī)、平板電腦、輕薄筆記本電腦、車(chē)載系統(tǒng)	臺(tái)式機(jī)、服務(wù)器、工作站、高性能游戲本
設(shè)計(jì)目標(biāo)	低功耗、延長(zhǎng)電池續(xù)航、小體積	高性能、高帶寬、高容量
物理形態(tài)	焊接在主板上（BGA 封裝），呈小方塊芯片狀	插槽式內(nèi)存條，可更換和升級(jí)
功耗與電壓	極低。工作電壓更低且通常是動(dòng)態(tài)可變的（例如 1.05V / 0.5V）	較低（相比 DDR4）。標(biāo)稱電壓通常為 1.1V
通道架構(gòu)	通常為 16 位或 32 位通道，但可配置多通道以實(shí)現(xiàn)高帶寬	單個(gè)內(nèi)存條 (DIMM) 包含兩個(gè) 32 位的獨(dú)立通道（共 64 位）
性能	速率很高（例如 5500 MT/s, 6400 MT/s 或更高），但可能為換取低功耗而在延遲（Latency）上有所妥協(xié)	起始速率較高（例如 4800 MT/s），可超頻至極高頻率，通常在同等頻率下具有更低的延遲和更強(qiáng)的綜合性能

DDR5 與之前版本 DDR 對(duì)比

下圖是 DDR 進(jìn)化的圖表：

可以看到，JEDEC 在 2021 年的時(shí)候發(fā)布了 CAMM2 模組，嘗試解決 SODIMM 的系統(tǒng)級(jí)問(wèn)題，CAMM2 從性能、尺寸、布線難度、可替換性、EMC 噪聲等多方面進(jìn)行了改進(jìn)，后續(xù)章節(jié)會(huì)詳細(xì)介紹。

下表是 DDR5 和之前 DDR 版本的一個(gè)比較：

DDR 版本	DDR1	DDR2	DDR3	DDR4	DDR5
電壓	2.5V	1.8V	1.5V	1.2V	1.1V
預(yù)取緩存區(qū)	2	4	8	8	16
芯片密度	128Mb-1Gb	128Mb-4Gb	512Mb-8Gb	2Gb-16Gb	8Gb-64Gb
數(shù)據(jù)速率(MT/s)	200-400	400-800	800-2133	1600-3200	3200-6400
Bank 組	0	0	0	4	8
ODT	On Board	ODT Enabled	Normal, Dynamic Modes	Park Modes	Nominal Er/Rd
IO 時(shí)鐘 MHz	100-200	200-533	533-1200	1066-2400	2133-3200

我們來(lái)回顧一下 DDR 的發(fā)展歷史：

• 由 IBM 于 1980 年代發(fā)明

• 1990 年在國(guó)際固態(tài)電路研討會(huì)上發(fā)表

• 三星于 1998 年 6 月發(fā)布首款商用 DDR SDRAM 芯片 (64 Mbit)

• JEDEC 于 2000 年 6 月敲定規(guī)格 (JESD79)

• 首款使用 DDR SDRAM 的零售 PC 主板于 2000 年 8 月發(fā)布

• DDR1 (2000): 在時(shí)鐘的上升沿和下降沿皆傳輸數(shù)據(jù)，速率加倍

• DDR2 (2003): 改善的 I/O 總線信號(hào)，雙通道模式

• DDR3 (2007): 增加的帶寬，降低的功耗

• DDR4 (2014): 四點(diǎn)時(shí)鐘周期數(shù)據(jù)傳輸，高效的 DRAM Bank 組

• DDR5 (2022): 更佳的電源管理，提升的通道效率，更強(qiáng)的性能

• CAMM2 模組(2024)

• LPDDR5 CAMM2(2024)：低功耗DDR5

DDR5 DRAM 引腳

8位數(shù)據(jù)位寬的封裝由 82 個(gè) ball 組成，尺寸最大為 10mm x 11mm x 1 mm。上圖右下為頂視圖（右圖為從定向下穿透視角）。做下中“+”表示沒(méi)有 Ball。

16位數(shù)據(jù)位寬的封裝由 106 個(gè) ball 組成，尺寸最大為 10mm x 14mm x 1mm。

32 位數(shù)據(jù)位寬的 LPDDR5 封裝由 315 個(gè) ball 組成，最大尺寸為 12.4mm x 15mm x 1.1mm。

目標(biāo)阻抗

走線寬度對(duì)于匹配目標(biāo)阻抗非常重要。實(shí)際寬度取決于電路板層疊結(jié)構(gòu)。目標(biāo)是：

DDR5

• DQ/CA/CS => 40 Ohm

• DQS => 75 Ohm

• 時(shí)鐘

  • 主板上和模組上到時(shí)鐘緩沖器：75 Ohm
  • 模組上從時(shí)鐘緩沖器到 DRAM：45 Ohm

LPDDR5:

• DQ/CA/CS => 40 Ohm

• DQS/CLK => 75 Ohm

• WCK => 65 Ohm

以下是一個(gè)10層的 DDR5 CAMM2 示例：

間距

DDR5 布線的一個(gè)關(guān)鍵是保持 SOC 廠家給出的間距要求。當(dāng)然可能的情況下間距越大越好。

以下是走線最小間距建議：

• 時(shí)鐘-時(shí)鐘=> .25 mm

• 時(shí)鐘 到 CA=> .3mm

• CA 到 CA => .15 mm

• DQ 到 DQS.18 mm

• DQ 到 DQ => .18 mm

• BYTE 到 BYTE => .3 mm

• WCK 到 DQ => .375 mm

• WCK 到 DQS => .375 mm

• 子通道 到 子通道 => .5 mm

線長(zhǎng)匹配（DDR Memory Down）

長(zhǎng)度匹配規(guī)范由 SoC 單獨(dú)設(shè)置。通常，需要匹配以下組的值：

• 時(shí)鐘到時(shí)鐘：一個(gè)通道中的所有時(shí)鐘

• 時(shí)鐘到數(shù)據(jù)選通 (DQS)

• 數(shù)據(jù)(DQ) 到 DQS

• 一個(gè)字節(jié)內(nèi)的 DQ

• 命令地址 (CA) 線到鐘

• 一個(gè)子通道內(nèi)的 CA 線

• 片選(CS) 到時(shí)鐘

• 一個(gè)子通道內(nèi)的 CS 線。

總線長(zhǎng)匹配所需的額外數(shù)據(jù)：

• 芯片供應(yīng)商提供的 SoC 封裝長(zhǎng)度（焊盤(pán)到Die）

• 打開(kāi) Electrical Z Axis Delay 選項(xiàng)

以下是單通道1 個(gè)子通道 0A 的配置示例：

每個(gè)子通道包含以下信號(hào)：

• 13 CA/4CS（藍(lán)色）

• 時(shí)鐘（紅色）

• 每個(gè)DRAM 24 Data/4 DMI/4 DQS/8DQ/1 DMI/1 DQS（綠色）

可能的長(zhǎng)度匹配規(guī)則：

• 時(shí)鐘到 CA < 10mm?

• DQ-DQS < 0.5mm?

• DQx8 < 0.5mm

• 每個(gè)子通道的 CA < 1 mm

以下是調(diào)線長(zhǎng)和過(guò)孔高度影響的布線技巧

• 在 2 個(gè)相鄰層上走所有 CA 線

• 在同一層上走所有 DQ, DMI 和 DQS

• 保持時(shí)鐘線最短 – 它們決定一切

• 檢查封裝長(zhǎng)度 - 它們可能會(huì)破壞調(diào)線長(zhǎng)的計(jì)劃。

• 注意規(guī)則，例如 (-20 < CLK-DQS) < 40)。舉個(gè)例子，如果時(shí)鐘是60 mm, DQS 長(zhǎng)度可以在 80 mm和 20 mm之間。

線長(zhǎng)匹配（LPDDR5 Memory Down）

長(zhǎng)度匹配規(guī)范由 SoC 單獨(dú)設(shè)置。通常，需要匹配以下組的值

• 時(shí)鐘到時(shí)鐘 - 所有子通道時(shí)鐘

• 時(shí)鐘到 DQS

• DQ 到 DQS

• 一個(gè)字節(jié)內(nèi)的 DQ

• CA 線到時(shí)鐘

• 一個(gè)子通道內(nèi)的 CA 線

• CS 到 時(shí)鐘

• 一個(gè)子通道內(nèi)的 CS 線。

• 寫(xiě)時(shí)鐘 (WCK) 到 DQ

• WCK 到 時(shí)鐘

以下是單通道，4個(gè)子通道0A/0B/0C/0D 的配置示例：

每個(gè)子通道包含以下信號(hào)信號(hào)：

• 7 CA/4CS

• 時(shí)鐘

• 16 Data/2 DMI/2 DQS

• 2 WCK

可能的長(zhǎng)度匹配規(guī)則

• 時(shí)鐘 到 CA < 5mm?

• 時(shí)鐘 到 WCK < 10 mm

• DQ-DQS< 3 mm

• DQx8 < 4mm

• 每個(gè)子通道的 CA < 7 mm

以下是調(diào)線長(zhǎng)和過(guò)孔高度影響的布線技巧

• 在同一層上布線所有 CA 線

• 在同一層上布線所有 DQ, DMI 和 DQS

• 保持時(shí)鐘線短 – 它們決定一切

• 檢查封裝長(zhǎng)度 -它們可能會(huì)破壞調(diào)線長(zhǎng)的計(jì)劃。

DDR5 引腳交換（Pin Swapping）

DDR5 Layout 中允許進(jìn)行一些位交換。字節(jié)分為 2 個(gè)半字節(jié) (nibble)：高位和低位。

例如：在位寬為 8 的器件上：

引腳 C3, C9, B4 和 B8 是分配給 DQ[0-3] 的低位；引腳 E3, E9, E4 和 E8 是分配給 DQ[4-7] 的高位。

每個(gè)半字節(jié)中的位可以在其內(nèi)部交換。您也可以交換整個(gè)半字節(jié)，只要同組的 4 個(gè)網(wǎng)絡(luò)保持在同一個(gè)半字節(jié)中。下圖中綠色框是可以交換的示例，紅色框因?yàn)榫W(wǎng)絡(luò)不在同一個(gè)半字節(jié)中，因此不允許交換。

LPDDR5 引腳交換（Pin Swapping）

LPDDR5 layout 中允許進(jìn)行一些位交換。

• 字節(jié)內(nèi)的任何位都可以交換

• 不允許在字節(jié)之間交換

• 可以在子通道內(nèi)交換整個(gè)字節(jié) (包括 WCK, DQS, DMI 和所有 DQ 線)

• 如果可以使布線更整潔，可以交換整個(gè)子通道。

以下為可交換及不可交換的示例：

DDR5 鏡像（Mirroring）

當(dāng) MIR 引腳連接到 VDD 時(shí)，DDR5 DRAM 會(huì)被鏡像。CA 和 DQ 網(wǎng)絡(luò)需要被鏡像。要進(jìn)行鏡像，交換 SoC 網(wǎng)絡(luò) CA[0] 和 CA[1]、CA[2] 和 CA[3]、CA[4] 和 CA[5]、CA[6] 和 CA[7]、CA[8] 和 CA[9]、CA[10] 和 CA[11]，以及 CA[12] 和 VDD。

頂層沒(méi)有鏡像的 DRAM：

底層 DRAM CA 及 DQ 被鏡像：

LPDDR5 無(wú)法配置鏡像。

DDR5 拓?fù)洌═opologies）

講拓?fù)淝霸倜鞔_一下 Channel（內(nèi)存通道）、Subchannel（子通道）、Rank（內(nèi)存列）定義和功能。

Channel（內(nèi)存通道）

Channel 是 CPU 內(nèi)存控制器與內(nèi)存模組（DIMM，即內(nèi)存條）之間的最高級(jí)別數(shù)據(jù)總線。當(dāng)我們說(shuō)一個(gè) CPU 支持“雙通道”（Dual-Channel）或“四通道”（Quad-Channel）時(shí)，指的是 CPU 有多少條這樣獨(dú)立的主高速公路。在 DDR4 時(shí)代，一個(gè) Channel 對(duì)應(yīng)一條 64-bit（不含ECC）的數(shù)據(jù)總線。在 DDR5 中，一個(gè) Channel 依然是64-bit寬。例如，一個(gè)“雙通道”CPU（如桌面i9 或 Ryzen 9）就擁有一個(gè)128-bit（2 x 64-bit）的內(nèi)存接口。

Subchannel (子通道)

這是 DDR5 最核心的架構(gòu)變革。DDR5 將每條 64-bit的 Channel（主通道）拆分成了兩個(gè)獨(dú)立的 32-bit 的 Subchannel（子通道）。如果包含 ECC（錯(cuò)誤校驗(yàn)碼），那么一個(gè) 64-bit 的 Channel 被分為兩個(gè) 40-bit 的 Subchannel（32-bit 數(shù)據(jù) + 8-bit ECC）。這兩個(gè) 32-bit 的 Subchannel 是獨(dú)立尋址和獨(dú)立操作的，它們有各自的地址/命令總線。與 DDR4 相比，表面看都是獲取 64 字節(jié)，但 DDR5 的優(yōu)勢(shì)在于它有兩個(gè)32-bit子通道。當(dāng) Subchannel A 在忙于一個(gè)請(qǐng)求時(shí)，內(nèi)存控制器可以立即向 Subchannel B 發(fā)送另一個(gè)完全獨(dú)立的請(qǐng)求。

Rank (內(nèi)存列)

Rank是一組物理 DRAM 芯片（內(nèi)存顆粒）的集合，這些芯片共享同一個(gè)片選信號(hào)（Chip Select, CS），并共同組成了 Subchannel 所需的數(shù)據(jù)位寬。在DDR5中，一個(gè) Subchannel 是 32-bit 寬。如果一根內(nèi)存條使用的是x8（8-bit位寬）的內(nèi)存顆粒，那么一個(gè) Rank 就需要4個(gè)這樣的顆粒（4 x 8 bits = 32 bits 來(lái)喂飽一個(gè) Subchannel。

“Single-Rank (1R)” DIMM 通常意味著它為每個(gè) Subchannel 提供了1個(gè) Rank。對(duì)于使用 x8 顆粒的 DIMM，它總共需要 4 (SubCh A + 4 (SubCh B) = 8 個(gè)顆粒。

“Dual-Rank (2R)” DIMM 意味著它為每個(gè) Subchannel 提供了 2 個(gè) Rank。它總共需要 8 (SubCh A) + 8 (SubCh B) = 16 個(gè)顆粒。

單 Subchannel 單 Rank x 16 DRAM

對(duì)于單個(gè)子通道，1個(gè) Rank，16 位的 DRAM，需要 2 個(gè)顆粒。可以同側(cè)或兩側(cè)擺放：

2 個(gè) DRAM:

• 有獨(dú)立的數(shù)據(jù)總線

• 連接同一個(gè) CLK、CS

• 僅共享 CA 總線

• CA、CS 和 CLK 采用菊花鏈拓?fù)洌―aisy chain）

• 1 個(gè) ODT 引腳連接到 VDD 以表示子通道的末端

單 Subchannel 單 Rank x 8 DRAM

對(duì)于單個(gè)子通道，1個(gè) Rank，8 位的 DRAM，需要 4 個(gè)顆粒。可以同側(cè)或兩側(cè)擺放：

4 個(gè) DRAM:

• 有獨(dú)立的數(shù)據(jù)總線

• 連接同一個(gè) CLK、CS

• 僅共享 CA 總線（兩側(cè)的情況 CA 可以鏡像）

• CA、CS 和 CLK 采用菊花鏈拓?fù)洌―aisy chain）

• 1 個(gè) ODT 引腳連接到 VDD 以表示子通道的末端

單 Subchannel 雙 Rank x 8 DRAM

對(duì)于單個(gè)子通道，2個(gè) Rank，8 位的 DRAM，需要 8 個(gè)顆粒。

DRAM:

• 分別在頂層、底層兩側(cè)

• 共享數(shù)據(jù)總線

• 共享 CA 總線

• CA、CS 和 CLK 采用菊花鏈拓?fù)洌―aisy chain）

• 每個(gè) rank 有獨(dú)立的 CLK、CS

  • 4 個(gè) DRAM 連接到頂層的 CLK0 和 CS0

  • 4 個(gè) DRAM 連接到底層的 CLK1 和 CS1

• 1 個(gè) ODT 引腳連接到 VDD 以表示子通道的末端

單 Channel 4 Rank x 8 DRAM

對(duì)于單個(gè)通道，4 個(gè) Rank，8 位的 DRAM，需要 8 個(gè)顆粒。

• DRAM 分別在頂層、底層兩側(cè)

• 共享數(shù)據(jù)總線

• 共享 CA 總線

• CA、CS 和 CLK 采用菊花鏈拓?fù)洌―aisy chain）

• 每個(gè) rank 有獨(dú)立的 CLK、CS

• 鏡像 DRAM

• Rank 0 和 1 被鏡像并共享 CA 和 DQ 線

• Rank 2 和 3 被鏡像并共享 CA 和 DQ 線

• CA 線是菊花鏈和 T 型拓?fù)涞慕Y(jié)合

• DQ 線可以是菊花鏈或 T 型拓?fù)?/span>

• ODT 在 Rank 0 和 Rank 2 的末端連接到 VDD

LPDDR5 拓?fù)?/span>

16 位單 Channel DRAM

來(lái)自 CAMM2 的每顆 DRAM 4 個(gè)數(shù)據(jù)字節(jié)，不可鏡像。

• DRAM 全部位于一側(cè)

• 獨(dú)立的數(shù)據(jù)線 - 每個(gè)子通道 16 條

• 啟用 DMI

• 雙子通道

• 每個(gè)子通道 7 條 CA 線

• 4 條 CS 線 (如果需要)

• .8mm 間距 – 適用于 BB Via 配置和盤(pán)中孔

去耦電容

DDR5 CAMM2 去耦電容指南：

電壓	指南	備注
VDD	每顆 SDRAM 至少兩個(gè)到 VSS 的去耦電容，建議每顆 DRAM 平均 30uF	應(yīng)盡可能靠近 DRAM VDD 焊球
VDDQ	每顆 SDRAM 至少兩個(gè)到 VSS的去耦電容，建議每顆 DRAM 平均 7.5uF	應(yīng)盡可能靠近 DRAM VDDQ 焊球
VPP	每個(gè) DRAM VPP 引腳至少一個(gè)去耦電容，建議每顆 DRAM 平均 3.5uF	應(yīng)盡可能靠近 DRAM VPP 焊球
VIN_BULK	PMIC 輸入附近：6 顆 22uf, 3 顆 0.1uF CAMM2 連接器 VIN_BULK 引腳附近：4 顆 22uF 或 0.1uF
VDD1	建議每顆 DRAM 平均 5uF	應(yīng)盡可能靠近 DRAM VDD1 焊球
VDD2H	建議每顆 DRAM 平均 15uF	應(yīng)盡可能靠近 DRAM VDD2H 焊球。如果 VDD2H 和 VDD2L 合并為一根電源軌，則將該軌的兩個(gè)電容相加。
VDD2L	建議每顆 DRAM 平均 15uF	應(yīng)盡可能靠近 DRAM VDD2L 焊球。
VDDQ	建議每顆 DRAM 平均 15uF	應(yīng)盡可能靠近 DRAM VDDQ 焊球。
VIN_BULK	PMIC 輸入附近：8 顆 22uf, 4 顆 0.1uF CAMM2連接器 VIN_BULK 引腳附近：6 顆 0.1uF
1. VDD, VDDQ 和 VPP 的去耦電容值因模組而異，并可能交錯(cuò)以實(shí)現(xiàn)最佳的整體阻抗 vs 頻率響應(yīng)。
2. VDD, VDDQ 和 VPP 的推薦去耦值為 1uF, 22uF, 4.7uF 和 10uF。
3. 根據(jù) DRAM 封裝尺寸，可能無(wú)法實(shí)現(xiàn)所有布局。
4. 有關(guān) PMIC 芯片周?chē)ヱ畹脑敿?xì)信息，請(qǐng)參閱 PMIC 規(guī)格。

---

文中的部分圖片和內(nèi)容引用自 Charlene McCauly 以及 Terrie Duffy 的 “設(shè)計(jì)者眼中的 DDR5” 報(bào)告。