ADC3664-xEP器件是一款低噪聲、超低功耗、14位、125MSPS、高速雙通道ADC。該器件專為最低噪聲性能而設計，可提供 -156.9dBFS/Hz 的噪聲頻譜密度以及線性度和動態范圍。ADC3664-xEP 提供 IF 采樣支持，使該器件專為廣泛的應用而設計。高速控制環路受益于低至一個時鐘周期的短延遲。ADC在125MSPS時僅消耗100mW/ch，功耗在較低采樣率下也能很好地擴展。

ADC3664-xEP 使用串行 LVDS （SLVDS） 接口輸出數據，從而最大限度地減少數字互連的數量。該設備支持雙通道、單通道和半通道選項。該器件支持–55°C至+105°C的擴展溫度范圍。
*附件：adc3664-sep.pdf

特性

• 耐輻射（僅限 -SEP）：
  • 單事件閂鎖 （SEL） 免疫高達 LET = 43 MeV-cm2/mg
  • 單事件功能中斷 （SEFI） 表征高達 LET = 43 MeV-cm2/mg
  • 總電離劑量（TID）：30krad（Si）
• 增強型產品（-EP 和 -SEP）：
  • 符合 ASTM E595 釋氣規范
  • 供應商物料圖紙 （VID）
  • 溫度范圍：–55°C 至 105°C
  • 一個制造、組裝和測試站點
  • 金鍵合絲，NiPdAu 引線表面處理
  • 晶圓批次可追溯性
  • 延長產品生命周期
• 雙通道，125MSPS ADC
• 14 位分辨率（無遺漏代碼）
• 本底噪聲：–156.9dBFS/Hz
• 低功耗：100mW/ch（125MSPS 時）
• 延遲：2 個時鐘周期
• 電壓基準選項：
  • 外部：1 至 125MSPS
  • 內部：100 至 125MSPS
• 輸入帶寬：200MHz （3dB）
• INL：±2.6 LSB;DNL：±0.9 LSB（典型值）
• 片上 DSP（可選/可旁路）
  • 抽取 2、4、8、16、32
  • 32 位 NCO
• 串行LVDS數字接口（2線、1線和1/2線）
• 小尺寸：40 QFN （5 × 5mm） 封裝
• 頻譜性能 （fIN = 5MHz）：
  • 信噪比：77.5dBFS
  • SFDR：84dBc HD2、HD3
  • SFDR：92dBFS 最差支線

參數

方框圖

一、產品基礎信息與核心差異

ADC3664-SEP 與 ADC3664-EP 同屬 ADC3664-xEP 系列，核心架構均為 14 位雙通道同步采樣 ADC，共享低功耗、高動態范圍特性，主要差異集中在抗輻射能力與應用場景，具體參數對比如下：

二、關鍵功能特性詳解

1. 模擬輸入與信號調理

1.1 模擬輸入特性

• 輸入范圍與阻抗 ：差分輸入滿量程 3.2Vpp，共模輸入電壓 0.9-1.0V（典型 0.95V）；直流差分輸入電阻 8kΩ，輸入電容 5.4pF，等效輸入網絡含采樣開關與匹配電阻（如圖 7-1 等效輸入網絡所示），適配高頻信號。
• 線性度指標 ：全溫度范圍（-55°C 至 105°C）內，INL 最大 ±7.5LSB（典型 ±2.6LSB）、DNL 最大 ±1.8LSB（典型 ±0.9LSB）；增益誤差最大 ±3% FSR（內部基準）、±2% FSR（外部基準），溫度漂移最大 106ppm/°C（內部基準）、57ppm/°C（外部基準），保障寬溫域測量精度。
• 噪聲性能 ：150Hz 帶寬內輸入噪聲低，5MHz 輸入時 THD 典型 - 80dBc，二次 / 三次諧波失真（HD2/HD3）典型 - 84dBc，無雜散動態范圍（SFDR）典型 92dBFS，適合弱信號采集。

1.2 基準電壓配置

• 內部基準 ：默認啟用 1.6V 內部基準，需在 VREF 引腳外接 10μF+0.1μF 陶瓷去耦電容，基準溫度漂移 6-20ppm/°C，輸出阻抗 8Ω，額外消耗 4mA 模擬電流。
• 外部基準 ：支持兩種外部基準模式：一是直接接入 1.6V 外部基準（VREF 引腳），負載電流 1mA；二是接入 1.2V 外部基準（REFBUF/CTRL 引腳），通過內部增益緩沖放大至 1.6V，負載電流＜100μA，需在 REFBUF/CTRL 引腳額外外接 10μF+0.1μF 去耦電容。

2. 數字處理與接口功能設計

2.1 數字下變頻器（DDC）

• 抽取與濾波 ：支持實抽取（無混頻，僅低通濾波）與復抽取（含 NCO 混頻），抽取倍數 2/4/8/16/32，復抽取時通帶帶寬約為采樣率的 80%，阻帶抑制≥85dB；實抽取通帶帶寬為復抽取的 1/2，適合不同帶寬需求場景。
• NCO 配置 ：32 位數控振蕩器（NCO），頻率范圍 - FS/2 至 + FS/2，通過公式 NCO =fNCO ? ×232**/FS?（正頻率）或NCO**=**(**f**NCO**?**+**F**S**?**)**×**2**32**/**F**S**?（負頻率）計算配置值，支持相位反轉，可通過 SYNC 引腳或寄存器重置相位。
• 數據增益補償 ：復抽取時信號經混頻后幅度衰減 6dB，實抽取衰減 3dB，可通過寄存器配置 3dB 或 6dB 數字增益補償，避免 SNR 損失。

2.2 LVDS 數據接口

• 接口模式 ：支持三種輸出模式，適配不同數據速率需求：
  • 2 路模式：雙通道分別從 DA0/DA1（通道 A）、DB0/DB1（通道 B）輸出，14 位時序列化倍數 7x，DCLK 頻率 = 3.5×FS。
  • 1 路模式：雙通道數據合并從 DA0/DB0 輸出，14 位時序列化倍數 14x，DCLK 頻率 = 7×FS。
  • 1/2 路模式：雙通道數據進一步合并從 DA0 輸出，14 位時序列化倍數 28x，DCLK 頻率 = 14×FS。
• 輸出格式 ：支持 14/16/18/20 位輸出分辨率，16 位及以上時低位補 0；數據格式可通過寄存器（0x8F/0x92）配置為二進制補碼（默認）或偏移二進制，適配不同后端處理需求。
• 時序特性 ：延遲低至 1-2 個時鐘周期（1/2 路 / 1 路模式 1 周期，2 路模式 2 周期），孔徑抖動典型 250fs，確保高速信號采集的實時性。

3. 電源與可靠性設計

3.1 電源配置

• 供電體系 ：需雙電源供電，模擬電源（AVDD）1.75-1.85V（典型 1.8V），為 ADC 與模擬電路供電；I/O 電源（IOVDD）1.75-1.85V（典型 1.8V），為 LVDS 接口與數字電路供電，無電源上電順序要求。
• 功耗特性 ：125MSPS 時，AVDD 電流典型 64mA（外部基準）、68mA（內部基準），IOVDD 電流典型 47mA（2 路模式）；全局掉電模式下功耗僅 12mW，支持單獨關閉 ADC 通道、時鐘緩沖、基準放大器等模塊，靈活平衡功耗與功能。

3.2 可靠性與防護

• ESD 防護 ：人體放電模型（HBM）2500V，帶電器件模型（CDM）1000V，需遵循 ESD 防護流程操作，避免器件損壞。
• 熱性能 ：40 引腳 WQFN 封裝熱阻參數：結到環境（RθJA）30.7°C/W，結到板（RθJB）10.5°C/W，暴露熱焊盤需焊接至 PCB 接地平面，確保散熱效率。

三、電氣規格詳情（典型值，TA=25°C，AVDD=IOVDD=1.8V，1.6V 外部基準）

3.1 直流電氣參數

3.2 交流電氣參數（fIN=5MHz，-1dBFS 輸入）

3.3 時序參數（125MSPS）

四、寄存器配置體系

器件包含 112 個可配置寄存器（地址 0x00-0xFF），核心寄存器按功能分類如下，關鍵配置需通過 SPI 接口完成（SEN/SCLK/SDIO 引腳）：

4.1 基礎配置寄存器

4.2 數字下變頻器（DDC）配置寄存器

五、應用設計與布局建議

5.1 典型應用場景

該系列 ADC 主要面向高頻、高動態范圍數據采集場景，包括：

• 衛星載荷 ：衛星光學通信、成像、雷達 / LIDAR 信號采集（ADC3664-SEP 為主）
• 工業設備 ：高速數據采集卡、軟件無線電（SDR）、超聲探傷（ADC3664-EP 為主）

5.1.1 頻譜分析儀應用方案

• 電路結構 ：單端輸入信號經 THS4541 全差分放大器轉換為差分信號，通過采樣毛刺濾波器（DC-30MHz 時用 33Ω 電阻 + 82nH 電感 + 33pF 電容）與 ADC 輸入匹配；時鐘采用低抖動差分時鐘源，基準選用外部 1.6V 高精度基準（如 REF7040），ADC 輸出通過 LVDS 接口連接 FPGA 進行數據處理。
• 關鍵參數 ：輸入信號帶寬 DC-30MHz，SNR≥75dBFS，THD≤-74dBc，滿足高頻信號頻譜分析需求。

5.2 電源與布局設計要點

5.2.1 電源去耦設計

• 去耦配置 ：AVDD 與 IOVDD 引腳均需并聯 10μF+0.1μF 陶瓷電容，且靠近引腳布局，避免過孔；推薦電源架構為 “開關電源 + LDO”，開關電源（如 TPS7H4010-SEP）實現高效降壓，LDO（如 TPS73801-SEP）進一步濾除噪聲，確保模擬電源噪聲≤1mVpp。
• 隔離要求 ：AVDD 與 IOVDD 需獨立布線，避免數字噪聲耦合至模擬電路；GND 與 IOGND 需單點連接，形成獨立接地平面。

5.2.2 PCB 布局準則

• 差分信號布線 ：模擬輸入（AINP/AINM、BINP/BINM）與時鐘輸入（CLKP/CLKM）需采用 100Ω 差分布線，長度差≤5mil，避免過孔；LVDS 輸出（DA0/DA0M 等）采用緊密耦合 100Ω 差分布線，長度匹配。
• 基準防護 ：VREF 與 REFBUF/CTRL 引腳的去耦電容需緊貼器件，布線長度≤5mm，避免與數字線平行；REFM 引腳直接連接至模擬地，路徑阻抗≤1Ω。
• 熱設計 ：暴露熱焊盤（Thermal Pad）需焊接至 PCB 接地平面，通過過孔與內層地連接，確保散熱路徑通暢，避免結溫超過 105°C。

六、封裝與訂購信息

6.1 封裝規格

• 封裝類型 ：40 引腳 WQFN（型號 RSB），尺寸 5mm×5mm，引腳間距 0.5mm，最大高度 0.8mm，暴露熱焊盤（面積約 3.15mm×3.15mm）用于散熱，焊盤推薦直徑 0.4mm，鋼網厚度 0.1mm。
• 焊接要求 ：MSL 等級 3（260°C 峰值回流，168 小時濕敏存儲），需遵循 JEDEC J-STD-020 標準，熱焊盤焊接覆蓋率≥75%，確保熱性能。