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低附加抖動LVDS緩沖器LMK1D210x技術解析與應用指南

科技觀察員 ? 2025-09-23 10:56 ? 次閱讀
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Texas Instruments LMK1D210x低附加抖動LVDS緩沖器將兩個時鐘輸入(IN0和IN1)分配給總共多達8對差分LVDS時鐘輸出(OUT0、OUT7),偏移最小,用于時鐘分配。每個緩沖器塊包含一個輸入和多達4個LVDS輸出。輸入可以是LVDS、LVPECL、HCSL、CML或LVCMOS。LMK1D210x專門設計用于驅動50Ω傳輸線路。在單端模式下驅動輸入時,必須對未使用的負輸入引腳施加適當的偏置電壓。

數據手冊:*附件:Texas Instruments LMK1D210x低附加抖動LVDS緩沖器數據手冊.pdf

使用控制引腳 (EN),可以啟用或禁用輸出組。如果該引腳保持打開狀態,則兩個緩沖器及其所有輸出被啟用,如果切換到邏輯“0”,則兩組及其所有輸出均被禁用(靜態邏輯“0”);如果切換到邏輯“1”,則一組及其輸出被禁用,而另一組及其輸出則被啟用。該部件支持故障安全功能。該器件還集成了輸入遲滯,可防止在沒有輸入信號的情況下輸出隨機振蕩。

Texas Instruments LMK1D210x在1.8V、2.5V或3.3V電源環境下工作,具有–40°C至105°C(環境溫度)特性。

特性

  • 高性能LVDS時鐘緩沖器系列(高達2GHz)
    • 雙通道1:2差分緩沖器
    • 雙通道1:4差分緩沖器
  • 電源電壓:1.71V至3.465V
  • 故障安全輸入操作
  • 低附加抖動:(<最大60fs RMS,12kHz至20MHz,156.25MHz時)
  • 超低相位噪底:-164dBc/Hz(典型值)
    • 超低傳播延遲:<575ps(最大值)
  • 輸出偏移:20ps(最大值)
  • 通用輸入接受LVDS、LVPECL、LVCMOS、HCSL和CML信號電平。
  • LVDS基準電壓V AC_REF ,可用于電容耦合輸入
  • -40°C 至 105°C 工業溫度范圍
  • 封裝
    • LMK1D2102:3mm x 3mm、16引腳VQFN
    • LMK1D2104:5mm x 5mm、28引腳VQFN

功能框圖

1.png

低附加抖動LVDS緩沖器LMK1D210x技術解析與應用指南

產品概述

Texas Instruments公司的LMK1D210x系列是專為高性能時鐘分配設計的高精度低附加抖動LVDS緩沖器家族,包含LMK1D2102(雙1:2緩沖器)和LMK1D2104(雙1:4緩沖器)兩款型號。該系列產品在1.71V至3.465V的寬電源電壓范圍內工作,支持高達2GHz的輸入頻率,具有業界領先的低附加抖動性能(<60fs RMS在12kHz-20MHz帶寬@156.25MHz)和極低的相位噪聲基底(-164dBc/Hz典型值)。

關鍵特性

? 高性能時鐘緩沖能力: ?

  • 支持高達2GHz的時鐘頻率
  • 超低附加抖動:<60fs RMS(12kHz-20MHz@156.25MHz)
  • 極低相位噪聲基底:-164dBc/Hz(典型值)
  • 極低傳播延遲:<575ps(最大值)
  • 輸出間最大偏斜僅20ps

? 靈活的接口兼容性: ?

  • 通用輸入接口兼容LVDS、LVPECL、LVCMOS、HCSL和CML信號電平
  • 提供LVDS參考電壓(VAC_REF)用于容性耦合輸入
  • 支持故障安全輸入操作
  • 內置輸入遲滯功能,防止無輸入信號時輸出隨機振蕩

? 電源與封裝: ?

  • 工作電壓范圍:1.71V至3.465V
  • 工業級溫度范圍:-40°C至105°C
  • 緊湊型封裝:
    • LMK1D2102:3mm×3mm 16引腳VQFN
    • LMK1D2104:5mm×5mm 28引腳VQFN

功能描述

LMK1D210x系列器件采用雙輸入架構,可將兩個時鐘輸入(IN0和IN1)分配到最多8對差分LVDS時鐘輸出(OUT0-OUT7)。每個緩沖模塊包含一個輸入和最多4個LVDS輸出,通過控制引腳(EN)可選擇啟用或禁用輸出組。

該器件專為驅動50Ω傳輸線設計,在單端驅動模式下,必須在未使用的負輸入引腳上施加適當的偏置電壓。器件內置的故障安全功能允許在電源電壓施加前驅動輸入而不會損壞器件,輸入遲滯特性則防止無輸入信號時的隨機振蕩。

典型應用

LMK1D210x系列廣泛應用于以下領域:

  • 電信與網絡設備
  • 醫療成像系統
  • 測試測量儀器
  • 無線基礎設施
  • 專業音頻/視頻和數字標牌

? JESD204B/C接口時鐘分配示例: ?
在JESD204B/C系統中,LMK1D210x可同時分配ADC設備時鐘和SYSREF時鐘。第一輸出組分配ADC時鐘,第二輸出組分配SYSREF時鐘,其低輸出偏斜、超低附加抖動和優異的雙組間雜散抑制特性,使其成為JESD204B/C接口系統的理想時鐘分配解決方案。

設計注意事項

? 電源管理 ?
高性能時鐘緩沖器對電源噪聲敏感,建議:

  • 每個電源引腳就近放置0.1μF高頻旁路電容
  • 在板級電源和芯片電源間插入鐵氧體磁珠
  • 使用1μF和10μF電容濾除低頻噪聲

? 熱管理: ?

  • 芯片結溫不得超過135°C
  • 裸露焊盤是主要散熱路徑,必須在PCB上設計適當的熱焊盤
  • 建議在熱焊盤下設置多個通孔連接到地平面

? 布局建議: ?

  • 保持時鐘走線對稱和等長
  • 避免直角走線以減少阻抗不連續
  • 輸出端終端電阻盡量靠近接收器放置

性能表現

實測數據顯示,在156.25MHz時鐘頻率下:

  • 參考源抖動:24fs RMS(12kHz-20MHz)
  • LMK1D2104輸出抖動:46.4fs RMS(12kHz-20MHz)
  • 實際附加抖動:僅39.7fs RMS

在100MHz時鐘頻率下,1kHz偏移處的相位噪聲低至-147dBc/Hz,表現出優異的近端相位噪聲性能,非常適合雷達系統和醫療成像等對近端相位噪聲要求苛刻的應用。

聲明:本文內容及配圖由入駐作者撰寫或者入駐合作網站授權轉載。文章觀點僅代表作者本人,不代表電子發燒友網立場。文章及其配圖僅供工程師學習之用,如有內容侵權或者其他違規問題,請聯系本站處理。 舉報投訴
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