該CDCVF855是一款高性能、低偏斜、低抖動、零延遲緩沖器，可將差分時鐘輸入對（CLK、CLK）分配給4個差分時鐘輸出對（Y[0：3]、Y[0：3]）和1對差分反饋時鐘輸出（FBOUT、FBOUT）。時鐘輸出由時鐘輸入（CLK、CLK）、反饋時鐘（FBIN、FBIN）和模擬電源輸入（AV DD ).當PWRDWN為高電平時，輸出與CLK在相位和頻率上切換。當PWRDWN為低電平時，所有輸出都被禁用到高阻抗狀態(tài)（3狀態(tài)），PLL關(guān)閉（低功耗模式）。當輸入頻率低于低于 20 MHz（典型值 10 MHz）的建議檢測頻率時，器件也會進入這種低功耗模式。輸入頻率檢測電路檢測低頻條件，在施加>20 MHz輸入信號后，該檢測電路導(dǎo)通PLL并使能輸出。
*附件：cdcvf855.pdf

當 AVDD捆扎低，則 PLL 關(guān)閉并旁路用于測試目的。該CDCVF855還能夠跟蹤擴頻時鐘以降低 EMI。

由于CDCVF855基于PLL電路，因此需要穩(wěn)定時間才能實現(xiàn)PLL的鎖相。通電后需要此穩(wěn)定時間。該CDCVF855適用于商業(yè)和工業(yè)溫度范圍。

特性

• 兼容擴頻時鐘
• 工作頻率：60 MHz 至 220 MHz
• 低抖動（周期間）：±60 ps（200 MHz時為±40 ps）
• 低靜態(tài)相位偏移：±50 ps
• 低抖動（周期）：±60 ps（200 MHz時為±30 ps）
• 1 到 4 差分時鐘分配 （SSTL2）
• 同類最佳 V 牛 = V DD /2 ±0.1 伏
• 采用雙通道 2.6V 或 2.5V 電源供電
• 采用28引腳TSSOP封裝
• 消耗<100μA靜態(tài)電流
• 外部反饋引腳（FBIN、FBIN）用于將輸出與輸入時鐘同步
• 符合/超過DDRI-200/266/333規(guī)范的JEDEC標準（JESD82-1）
• 達到/超過建議的DDRI-400規(guī)范（JESD82-1A）
• 當未施加CLK輸入信號或PWRDWN為低電平時，進入低功耗模式
• 應(yīng)用
  • DDR內(nèi)存模塊（DDR400/333/266/200）
  • 零延遲扇出緩沖器

參數(shù)

?一、核心特性?

1. ?性能參數(shù)?
   • 工作頻率范圍：60MHz至220MHz
   • 低抖動特性：周期抖動±60ps（200MHz時±30ps），周期間抖動±60ps（200MHz時±40ps）
   • 靜態(tài)相位偏移：±50ps
   • 支持擴頻時鐘（SSC）以降低EMI
2. ?功能設(shè)計?
   • 1路差分時鐘輸入（CLK/CLK）轉(zhuǎn)換為4路差分輸出（Y[0:3]/Y[0:3]）及1路反饋輸出（FBOUT/FBOUT）
   • 外部反饋引腳（FBIN/FBIN）實現(xiàn)輸入與輸出時鐘同步
   • 低功耗模式：無輸入信號或PWRDWN為低電平時關(guān)閉輸出

?二、應(yīng)用場景?

• DDR內(nèi)存模塊（DDR400/333/266/200）
• 零延遲扇出緩沖器

?三、電氣特性?

1. ?供電要求?
   • 雙電源供電：2.5V或2.6V（VDDQ與AVDD）
   • 靜態(tài)電流：<100μA
2. ?信號規(guī)范?
   • 差分輸入電壓范圍：0.36V至VDDQ+0.6V
   • 輸出驅(qū)動能力：支持120Ω終端負載，14pF容性負載

?四、封裝與可靠性?

• 28引腳TSSOP封裝（PW型號）
• 工作溫度范圍：-40°C至85°C
• 符合JEDEC DDR標準（JESD82-1/1A）

?五、關(guān)鍵注意事項?

• PLL穩(wěn)定時間：上電后需10μs鎖定相位
• 推薦AVDD電源濾波電路：包含4.7μF、0.1μF及2200pF電容
• 絕對最大額定值：輸入/輸出電壓不超過VDDQ+0.5V