這款 25 位 1：1 或 14 位 1：2 可配置寄存器緩沖器設計用于 1.425V 至 1.9V VCC 工作。在 1：1 引腳配置中，每個 DIMM 只需要一個器件即可驅動 9 個 SDRAM 負載。在 1：2 引腳配置中，每個 DIMM 需要兩個器件來驅動 18 個 SDRAM 負載。
*附件：sn74ssteb32866.pdf

所有輸入均SSTL_18，但復位 （RESET） 和控制 （Cn） 輸入除外，它們是 LVCMOS。所有輸出都是 邊沿控制電路針對未端接的 DIMM 負載進行了優化，并符合 SSTL_18 和 SSTL_15 規格（取決于電源電壓電平），但 漏極開路誤差 （QERR） 輸出。

SN74SSTEB32866采用差分時鐘（CLK和CLK）工作。數據在十字路口登記 CLK 走高，CLK 走低。

SN74SSTEB32866在奇偶校驗位 （PAR_IN） 輸入上接受來自內存控制器的奇偶校驗位，并將其與獨立于 DIMM 的 D 輸入（D2-D3、D5-D6、D8-D25，當 C0 = 0 時）接收到的數據進行比較 和 C1 = 0;當 C0 = 0 且 C1 = 1 時，D2-D3、D5-D6、D8-D14;或 D1-D6、D8-D13 當 C0 = 1 時），并指示漏極開路 QERR 引腳上是否發生奇偶校驗錯誤（低電平有效）。公約是平等的;即，有效奇偶校驗定義為與DIMM無關的數據輸入中的偶數個奇偶校驗， 與奇偶校驗輸入位結合。要計算奇偶校驗，所有與 DIMM 無關的數據輸入都必須與已知的邏輯狀態相關聯。

當用作單個器件時，C0 和 C1 輸入連接為低電平。在此配置中，對PAR_IN輸入信號進行奇偶校驗，該信號在應用的輸入數據后一個周期到達。在數據注冊后兩個時鐘周期，生成相應的部分奇偶校驗輸出 （PPO） 和 QERR 信號。

成對使用時，第一個寄存器的C0輸入為低電平，第二個寄存器的C0輸入為高電平。兩個寄存器的C1輸入都連接為高電平。奇偶校驗在它所應用的數據輸入后一個周期到達，在第一個器件的PAR_IN輸入信號上進行檢查。在數據注冊后兩個時鐘周期，在第二個設備上生成相應的 PPO 和 QERR 信號。第一個寄存器的PPO輸出級聯到第二個寄存器的PAR_IN SN74SSTEB32866。第一個SN74SSTEB32866的 QERR 輸出保持浮動狀態，有效錯誤信息鎖存在第二個 QERR 輸出上 SN74SSTEB32866。

如果發生錯誤并且 QERR 輸出被驅動為低電平，則它將保持低電平鎖存至少兩個時鐘周期或 直到RESET被驅動為低電平。如果發生兩個或多個連續的奇偶校驗錯誤，則 QERR 輸出被驅動為低電平，并且 鎖存低電平時鐘持續時間等于奇偶校驗錯誤持續時間，或直到RESET被驅動為低電平。與DIMM相關的信號（DCKE、DCS、DODT和CSR）不包括在奇偶校驗計算中。

C0輸入控制1：2引腳排列的引腳配置，從寄存器A配置（低電平時）到寄存器B配置（高電平時）。C1輸入控制引腳配置，從25位1：1（低電平時）到14位1：2（高電平時）。正常運行期間不應切換 C0 和 C1。它們應硬連線到有效的低電平或高電平，以將寄存器配置為所需模式。在 25 位 1：1 引腳配置中，A6、D6 和 H6 端子被驅動為低電平，并且是不使用（DNU）引腳。

在DDR2 RDIMM應用中，RESET被指定為相對于CLK和CLK完全異步。因此，無法保證兩者之間的時間關系。進入復位時，寄存器被清除，數據輸出相對于禁用差分輸入接收器所需的時間快速驅動為低電平。然而，當復位結束時，寄存器相對于使能差分輸入接收器所需的時間迅速變為活動狀態。只要數據輸入為低電平，并且時鐘在RESET從低到高轉換到輸入接收器完全使能期間保持穩定，SN74SSTEB32866的設計就可以確保輸出保持低電平，從而確保輸出上不會出現毛刺。

為確保在提供穩定時鐘之前從寄存器獲得定義的輸出，在上電期間必須將RESET保持在低電平狀態。

該器件支持低功耗待機作。當RESET為低電平時，差分輸入接收器被禁用，未驅動（浮動）數據、時鐘和基準電壓（V 裁判 ） 輸入。此外，當RESET為低電平時，所有寄存器都被復位，所有輸出都強制為低電平，QERR除外。LVCMOS RESET和Cn輸入必須始終保持在有效的邏輯高電平或低電平。

該器件還通過監控系統芯片選擇（DCS 和 CSR）來支持低功耗有源作 當DCS和CSR輸入均為高電平時，輸入和門控Qn和PPO輸出的狀態變化。如果 DCS或CSR輸入為低電平，Qn和PPO輸出工作正常。此外，如果內部低功耗信號 （LPS1） 為高電平（DCS 和 CSR 變為高電平后一個周期），則器件會將 QERR 輸出門控到狀態變化。如果 LPS1 為低電平，則 QERR 輸出工作正常。RESET輸入優先于DCS和CSR控制，當驅動低電平時，強制Qn和PPO輸出為低電平，并強制QERR輸出為高電平。如果不需要DCS控制功能，則可以將CSR輸入硬接線到地，在這種情況下，DCS的建立時間要求與其他D數據輸入相同。要僅使用DCS控制低功耗模式，應將CSR輸入上拉至VCC通過上拉電阻器。

兩個V裁判引腳（A3 和 T3）在內部連接在一起大約 150 個。然而，它確實是 只需連接兩個 V 中的一個裁判引腳連接到外部V裁判電源。未使用的 V裁判引腳應以 V 結尾裁判耦合電容器。

特性

• 德州儀器 （TI） Widebus+ ? 系列成員
• 引腳排列優化了 DDR2 DIMM PCB 布局
• 可配置為 25 位 1：1 或 14 位 1：2 寄存器緩沖器
• 芯片選擇輸入可控制數據輸出的狀態變化，并最大限度地降低系統功耗
• 輸出邊沿控制電路可最大限度地降低未端接線路中的開關噪聲
• 支持 1.5V 和 1.8V 電源電壓范圍
• 差分時鐘（CLK和CLK）輸入
• 支持控制和RESET輸入上的LVCMOS開關電平
• 檢查與 DIMM 無關的數據輸入上的奇偶校驗
• 能夠與第二個SN74SSTEB32866級聯
• 支持工業溫度范圍（-40°C 至 85°C）

參數