在進行時序等長布線操作的時候，在布線操作的時候不管你是走蛇形線還是走折線，約束管理器會自動幫你計算長度、標偏差，通過精確控制走線長度，來實現信號的時序匹配。約束設計就是一套精準的導航系統，能夠在走線的時候清楚的知道目標在哪里，允許的誤差是多少、最小間距等。

上期我們介紹了如何使用cadence Allegro的規則“約束”孔，實現一鍵式快速生成孔；本期我們將教會大家如何利用約束管理器去約束我們的走線。

應用場景

1.在DDR內存布線的時候，數據線（DQ）、數據選通（DQS）、地址/控制線（ADDR_CTRL）的走線均有嚴格的等長要求。使用等長約束，將時序問題變成一個可視化的、可執行的、傻瓜式的操作。

2.對于高速差分信號，每一對差分線必須保證嚴格的等長，否則信號質量會急劇惡化。

3.多通道高速串行鏈路之間最好也做一定的等長約束，避免不同的數據包信號到達時間相差太遠，影響性能。精準地使用等長約束，才是資深打工人的體現，既能保證板子一次成功，又不會把自己累死在無關緊要的細節上！

運行環境

1、操作系統：Win 11

2、cadence軟件配置：Allegro X Designer Plus 24.1-2024 P001 [9/4/2024] Windows SPB 64-bit EditionEdition

走線約束設置

1.打開Cadence軟件，選擇產品Allegro X Designer Plus，點擊OK進入軟件。

2.打開規則約束管理器，點擊選擇Setup-Constraints-Electrical，在窗口中選擇Net-Routing-Relative Propagation Delay，查看走線約束。

3.網絡組（NCls）對象包含32個成員，可在頂級的網絡組對象中創建并應用約束，通過此方式創建的約束可應用到網絡組的所有成員中。展開可查看該網絡組的所有的網絡名稱。

4.下圖為一個相對等長規則約束，它包含了一個驅動引腳（UU1.M18）和一個接收引腳（JP1.D24).其中Scope=Global表示此約束適用于所有對象；Delta：Tolerance=0mil：20mil表示所有類似引腳對都需要按照目標引腳對的長度進行布線，誤差范圍控制在+/-20mil之內。

5.規則約束管理器通過內置的場求解器來管理和分析電氣規則。鼠標右鍵點擊一個網絡組選擇Analyze。在相對延遲中的紅色數值代表該網絡與指定的長度偏差超過了20mil；綠色數值則代表為安全范圍內的值。

引腳延遲

1.將從芯片廠商獲取的準確的引腳延遲信息表導入到Allegro軟件中，通過將Pin Delay屬性分配給元器件和定義的引腳，約束管理器就能將其納入差分對相位容差、最小/最大傳播延遲以及相對延時的DRC計算。

2.選擇菜單欄的File-Import-Pin Delay。打開Pin Delay Import界面。

3.選擇Pin Delay延遲文件，系統會自動進行位號、封裝名稱以及延遲單位的匹配識別。接著點擊Import導入文件。

4.打開規則約束管理器，導航到Properties-Componment-Pin Properties，點擊選擇General。

5.在Objects輸入位號u2進行篩選，展開篩選結果，可以看到Pin Delay已按表格進行了映射，在表格中也支持手動修改Pin 延遲值。

6.接著，我們可以查看增加了Pin Delay對于網絡延遲的影響，首先查看未添加引腳延遲時的實際傳播延遲為：1151.76mil。

7.接著使用引腳延遲，點擊引腳延遲數值107mil，再Pin1顯示的顏色變為灰色時，鼠標右鍵點擊Pin1選擇Use Pin Delay，將引腳延遲也添加到傳播延遲中。

8.此時的Pin Delay無顏色標識，增加了引腳延遲后的實際傳播延遲值為：1258.76mil。最大實際延遲以綠色顯示，表明該值小于2010mil的約束值。

總結欄

本期主要介紹了Allegro中的走線的約束以及引腳延遲的具體約束方法，下一期我們將為大家呈現PCB走線的優化，讓大家布線更加美觀！期待大家的在看與分享~