概述
MAX9218數字視頻串/并轉換器在數據和控制周期對總共27位數據解串。在數據周期，LVDS串行輸入被轉換為18位并行視頻數據，在控制周期，輸入被轉換為9位并行控制數據。分開的視頻和控制周期充分利用視頻時序來降低串行數據速率。MAX9218與MAX9217串行器組成一個完整的數字視頻傳輸系統。

專用數據解碼降低EMI并提供DC平衡。DC平衡允許使用AC耦合，為發送和接收之間提供隔離。MAX9218具有可選的上升沿或下降沿輸出鎖定。

ESD容限符合ISO 10605的±10kV接觸放電和±30kV氣隙放電規范。

MAX9218內核電壓為+3.3V，獨立輸出電源可實現與1.8V至3.3V邏輯電平接口。該器件可提供48引腳薄型QFN和LQFP封裝，可用于-40°C至+85°C工作溫度范圍。
數據表：*附件：MAX9218 27位、3MHz至35MHz、直流平衡、LVDS解串器技術手冊.pdf

應用

• 車載娛樂系統
• LCD顯示器
• 導航系統顯示器
• 攝像機

特性

• 專用數據解碼實現DC平衡并降低EMI
• 視頻消隱期間解串控制數據
• 5位控制數據輸入為一位的誤差容限
• 輸出轉換時間根據工作頻率調整以降低EMI
• 輸出分組轉換以降低EMI
• 輸出使能允許使用輸出總線
• 鎖定時時鐘脈沖延展
• 寬至±2%的參考時鐘容限
• 無需外部控制即可與MAX9217串行器同步
• ISO 10605 ESD保護
• 獨立輸出電源實現與1.8V至3.3V邏輯接口
• +3.3V內核電源
• 節省空間的薄型QFN和LQFP封裝
• -40°C至+85°C工作溫度范圍

引腳配置描述

DC電氣特性

典型操作特性

框圖

詳細說明

MAX9218直流平衡型解序列化器的并行時鐘頻率為7MHz至35MHz，對視頻數據進行解序列化以輸出RGB_OUT[17:0]，當數據使能輸出DE_OUT為高電平時進行輸出，或在控制數據時輸出CNTL_OUT[8:0]，當DE_OUT為低電平時進行輸出。視頻數據字是對解碼后的開銷比特、EN0和EN1進行解碼得到的。控制階段編碼字通過最大似然法進行解碼，同時進行誤碼檢測。由MAX9217序列化器執行的EN0編碼可減少電磁干擾（EMI），并在直流平衡的情況下維持電纜長度。串行輸入字格式見表1和表2。

控制數據輸入C0至C4，在每個串行比特時間內由序列化器重復三次，使用多數表決法進行解碼。通過三個比特中的兩個或三個處于相同狀態來確定恢復比特的狀態，從而提供單比特誤碼容限。C0至C4的狀態由比特自身的電平決定（不使用表決法），C5由其自身電平決定（不使用表決法）。

交流耦合優勢

交流耦合將LVDS接收器的輸入電壓提升至電容的額定電壓。兩個電容就足以實現隔離，在序列化器輸出端和/or 解序列化器輸入端各放置一個，以防止電纜短路時出現高電壓。交流耦合可阻斷低頻地電位偏移和共模噪聲。MAX9217序列化器也可與MAX9218解序列化器直流耦合。圖10展示了帶有兩個電容的交流耦合序列化器，圖11展示了每條鏈路帶有四個電容的交流耦合解序列化器。

應用信息

交流耦合電容的選擇

有關根據并行時鐘頻率計算交流耦合電容值的內容，見圖12。該圖展示了每條鏈路使用兩個和四個電容的系統的電容值。對于時鐘頻率低于18MHz的應用，使用0.1μF的電容。

端接和輸入偏置

IN+和IN- LVDS輸入在內部通過35kΩ（最小）電阻連接到+1.2V，為交流耦合（圖1）提供偏置。假設為100Ω互聯，LVDS輸入可以用100Ω電阻進行端接，以匹配差分互聯的阻抗。

在噪聲環境中的交流耦合鏈路上，采用戴維南端接來提供1.2V偏置。對于100Ω差分阻抗的互聯，將每個LVDS線從VCC通過130Ω電阻上拉，并從地到解序列化器輸入下拉820Ω電阻（圖10和圖11）。此端接在差分模式和共模模式下均提供1.2V偏置。戴維南端接的阻抗應為互聯差分阻抗的一半，并提供1.2V的偏置電壓。