概述
MAX9320/MAX9320A是一種低扭曲、1:2差分驅動器設計用于時鐘和數據分配，由一路輸入再生2路差分輸出。差分輸入經過調整后，可以允許單端輸入，只需外加基準電壓即可。

MAX9320/MAX9320A具有超低傳輸延遲(208ps)、20ps的器件至器件扭曲和6ps的輸出至輸出扭曲以及最大30mA的電源電流等特性，使其尤其適合于時鐘分配。為與差分HSTL和LVPECL信號接口，該器件工作于+2.25V至+3.8V的電源電壓，能夠實現在+2.5V或+3.3V標稱電壓系統中，進行高性能的時鐘或數據分配。而對于差分LVECL工作方式，該器件工作于-2.25V至-3.8V的電源電壓。

MAX9320和MAX9320A的唯一區別是引腳排列不同。為簡化背板與雙面電路板任何一面的布線連接，提供有多種引腳排列。

這些器件提供節省空間的8引腳SOT23、μMAX?和SO封裝。
數據表：*附件：MAX9320 MAX9320A 1比2差分LVPECL LVECL HSTL時鐘和數據驅動器技術手冊.pdf

應用

• 低抖動數據中繼器
• 精密時鐘分配
• 保護開關

特性

• 改進的MC10LVEP11 (MAX9320)代用產品
• +2.25V至+3.8V差分HSTL/LVPECL工作方式
• -2.25V至-3.8V LVECL工作方式
• 22mA (典型)的低電源電流
• 20ps (典型)器件至器件扭曲
• 6ps (典型)輸出至輸出扭曲
• 208ps (典型)的傳輸延遲
• 3GHz時最小輸出300mV
• 輸入開路時，輸出為低電平

• 2kV的ESD保護(人體模型)

• 提供熱增強型、底盤裸露的SO封裝

引腳配置描述

DC電氣特性

典型操作特性

詳細說明

MAX9320/MAX9320A是低偏斜的1:2差分驅動器，專為時鐘和數據分配而設計。為了與差分HSTL和LVPECL信號進行接口，這些器件在+2.25V至+3.8V的電源電壓范圍內工作，能夠在具有標稱+2.5V或+3.3V電源的系統中實現高性能的時鐘和數據分配。對于差分LVECL工作模式，這些器件的工作電壓范圍為+2.25V至+3.8V。

從D到D的差分輸入的最大幅度為VCC - VEE或3.0V（取較小值）。此限制也適用于任何參考電壓輸入與單端輸入之間的差值。

差分輸入具有偏置電阻，當輸入開路時，會將輸出驅動為差分低電平。反相輸入D通過一個60kΩ上拉電阻偏置到Vcc，通過一個100kΩ下拉電阻偏置到VEE。同相輸入D通過一個100kΩ下拉電阻偏置到VEE。差分輸入電壓的高電平和低電平（VHD和VLD）以及差分輸入電壓（VIH - VIL）需同時滿足要求（VLD不能高于VHD）。

輸出電平以Vcc為參考，根據Vcc電源的電平，被視為LVPECL或LVECL。當Vcc連接到地且VEE連接到負電源時，輸出為LVPECL。當Vcc連接到正電源且VEE連接到地時，輸出為LVECL。

以參考電壓為中心、幅度約為±100mV的單端輸入，或差分輸入的幅度至少為±100mV時，可將輸出切換到直流電氣特性表中規定的VOH和VOL電平。

應用信息

電源去耦

用0.1μF和0.01μF的高頻表面貼裝陶瓷電容將Vcc旁路到VEE，盡可能將電容靠近器件安裝，0.01μF電容最靠近器件。使用多個并聯過孔，以最小化電感。

走線

輸入和輸出走線特性會影響MAX9320/MAX9320A的性能。將差分輸入或輸出信號連接到50Ω特性阻抗的走線。盡量減少過孔數量，以防止阻抗不連續。通過匹配連接器和電纜保持50Ω特性阻抗，減少反射。通過匹配走線的電氣長度，減少差分對內的偏移。

外露焊盤（EP）SO封裝可焊接到PC板上，以增強熱性能。如果EP未焊接到PC板上，熱阻與常規SO封裝相同。EP連接到芯片的VEE電源。此外，應確保焊盤不與其他電源接觸。有關EP封裝的使用指南，請聯系美信（Maxim）封裝部門。

輸出端接

通過50Ω電阻將輸出端接到Vcc - 2V，或使用等效的戴維南端接。同時端接兩個輸出，并使用相同的端接方式，以實現最低的輸出間偏斜。當從差分輸出獲取單端信號時，需同時端接兩個輸出。例如，如果Q0用作單端輸出，則需同時端接Q0和Q0。