国产精品久久久aaaa,日日干夜夜操天天插,亚洲乱熟女香蕉一区二区三区少妇,99精品国产高清一区二区三区,国产成人精品一区二区色戒,久久久国产精品成人免费,亚洲精品毛片久久久久,99久久婷婷国产综合精品电影,国产一区二区三区任你鲁

0
  • 聊天消息
  • 系統(tǒng)消息
  • 評論與回復
登錄后你可以
  • 下載海量資料
  • 學習在線課程
  • 觀看技術視頻
  • 寫文章/發(fā)帖/加入社區(qū)
會員中心
創(chuàng)作中心

完善資料讓更多小伙伴認識你,還能領取20積分哦,立即完善>

3天內不再提示

AMD Vitis Unified Software Platform 2024.2發(fā)布

XILINX開發(fā)者社區(qū) ? 來源:XILINX開發(fā)者社區(qū) ? 2024-11-27 15:47 ? 次閱讀
加入交流群
微信小助手二維碼

掃碼添加小助手

加入工程師交流群

近日,全新 AMD Vitis Unified Software Platform 2024.2 版本推出。

系統(tǒng)架構師和開發(fā)人員可以借助新版本進一步提升其設計開發(fā)流程,同時提高整體系統(tǒng)性能。此外,該版本還為使用 AMD Versal AI 引擎開發(fā)高性能 DSP 應用改進了設計環(huán)境。

版本亮點

增強了基于 Versal AI 引擎的 DSP 設計的功能

使用 Vitis Analyzer 估算延遲和吞吐量

使用 Vitis Analyzer 標記不可用的 PLIO

AI 引擎設計的快速原型設計

使用 Vitis Analyzer 報告堆棧和程序內存

適用于 Versal AI 引擎的全新增強型 Vitis 庫函數(shù)

適用于 AIE 和 AIE-ML 的性能增強型 TDM FIR 濾波函數(shù)

2D IFFT – 通過AIE + PL 分區(qū)以實現(xiàn)高性能

增強 Vitis Model Composer 的 AI Engine DSP 設計功能

適用于 AIE 和 AIE-ML 的混合基數(shù) FFT 和 TDM FIR

簡化了從 Vitis Model Composer 導出 Vitis 子系統(tǒng)(AI Engine + PL)的功能

Vitis IDE(新 GUI)中的新易用功能

聲明:本文內容及配圖由入駐作者撰寫或者入駐合作網(wǎng)站授權轉載。文章觀點僅代表作者本人,不代表電子發(fā)燒友網(wǎng)立場。文章及其配圖僅供工程師學習之用,如有內容侵權或者其他違規(guī)問題,請聯(lián)系本站處理。 舉報投訴
  • amd
    amd
    +關注

    關注

    25

    文章

    5678

    瀏覽量

    139712
  • AI
    AI
    +關注

    關注

    91

    文章

    39489

    瀏覽量

    300681
  • Versal
    +關注

    關注

    1

    文章

    173

    瀏覽量

    8443

原文標題:AMD Vitis? Unified Software Platform 2024.2 現(xiàn)已推出!

文章出處:【微信號:gh_2d1c7e2d540e,微信公眾號:XILINX開發(fā)者社區(qū)】歡迎添加關注!文章轉載請注明出處。

收藏 人收藏
加入交流群
微信小助手二維碼

掃碼添加小助手

加入工程師交流群

    評論

    相關推薦
    熱點推薦

    重磅更新 | 先楫半導體HPM_APPS v1.10.1發(fā)布

    重磅更新 | 先楫半導體HPM_APPS v1.10.1發(fā)布
    的頭像 發(fā)表于 12-26 08:33 ?775次閱讀
    重磅更新 | 先楫半導體HPM_APPS v1.10.1<b class='flag-5'>發(fā)布</b>

    全新AMD Vitis統(tǒng)一軟件平臺2025.2版本發(fā)布

    AMD Vitis統(tǒng)一軟件平臺 2025.2 版現(xiàn)已推出,此版本為使用 AMD Versal AI Engine 的高性能 DSP 應用提供了更出色的設計環(huán)境,還增強了仿真功能以加快復雜設計。
    的頭像 發(fā)表于 12-12 15:06 ?623次閱讀

    AMD Vivado Design Suite 2025.2版本現(xiàn)已發(fā)布

    AMD Vivado Design Suite 2025.2 版本現(xiàn)已發(fā)布,新增對 AMD Versal 自適應 SoC 的設計支持,包含新器件支持、QoR 功能及易用性增強。
    的頭像 發(fā)表于 12-09 15:11 ?897次閱讀

    如何在AMD Vitis Unified IDE中使用系統(tǒng)設備樹

    您將在這篇博客中了解系統(tǒng)設備樹 (SDT) 以及如何在 AMD Vitis Unified IDE 中使用 SDT 維護來自 XSA 的硬件元數(shù)據(jù)。本文還講述了如何對 SDT 進行操作,以便在
    的頭像 發(fā)表于 11-18 11:13 ?3082次閱讀
    如何在<b class='flag-5'>AMD</b> <b class='flag-5'>Vitis</b> <b class='flag-5'>Unified</b> IDE中使用系統(tǒng)設備樹

    AMD Vitis AI 5.1測試版現(xiàn)已開放下載

    AMD Vitis AI 5.1全新發(fā)布——新增了對 AMD Versal AI Edge 系列神經網(wǎng)絡處理單元( NPU )的支持。Vitis
    的頭像 發(fā)表于 11-08 09:24 ?1273次閱讀

    AMD Vitis AI 5.1測試版發(fā)布

    AMD Vitis AI 5.1全新發(fā)布——新增了對 AMD Versal AI Edge 系列神經網(wǎng)絡處理單元 (NPU) 的支持。Vitis
    的頭像 發(fā)表于 10-31 12:46 ?760次閱讀

    全新升級 | 匠芯創(chuàng)AiUIBuilder V2.0.0發(fā)布

    近日,匠芯創(chuàng)自主研發(fā)的GUI開發(fā)工具AiUIBuilderV2.0.0發(fā)布。作為一款基于LVGL的UI設計工具,AiUIBuilder致力于通過拖拽式操作,加速基于匠芯創(chuàng)嵌入式平臺的圖形應用開發(fā)
    的頭像 發(fā)表于 10-29 10:03 ?862次閱讀
    全新升級 | 匠芯創(chuàng)AiUIBuilder V2.0.0<b class='flag-5'>發(fā)布</b>

    如何在應用程序調試期間分析棧和堆使用情況

    隨著 AMD Vitis 統(tǒng)一軟件平臺 2021.2 的發(fā)布Vitis 引入了一個 Tcl 腳本,用于在應用程序運行的特定時間點協(xié)助查找棧和堆的內存使用情況。該腳本已延續(xù)到后續(xù)的
    的頭像 發(fā)表于 10-24 16:54 ?846次閱讀
    如何在應用程序調試期間分析棧和堆使用情況

    如何在AMD Vitis Unified 2024.2中連接到QEMU

    在本篇文章我們將學習如何在 AMD Vitis Unified 2024.2 中連接到 QEMU。 這是本系列的第 2 篇博文。要了解如何設置和使用 QEMU + 協(xié)同仿真,請參閱開發(fā)
    的頭像 發(fā)表于 08-06 17:24 ?1740次閱讀
    如何在<b class='flag-5'>AMD</b> <b class='flag-5'>Vitis</b> <b class='flag-5'>Unified</b> <b class='flag-5'>2024.2</b>中連接到QEMU

    如何在Unified IDE中創(chuàng)建視覺庫HLS組件

    Vivado IP 流程(Vitis Unified),在這篇 AMD Vitis HLS 系列 3 中,我們將介紹如何使用 Unified
    的頭像 發(fā)表于 07-02 10:55 ?1393次閱讀
    如何在<b class='flag-5'>Unified</b> IDE中創(chuàng)建視覺庫HLS組件

    全新AMD Vitis統(tǒng)一軟件平臺2025.1版本發(fā)布

    全新 AMD Vitis 統(tǒng)一軟件平臺 2025.1 版正式上線!此最新版本為使用 AMD Versal AI 引擎的高性能 DSP 應用提供了改進后的設計環(huán)境。
    的頭像 發(fā)表于 06-24 11:44 ?1716次閱讀

    使用AMD Vitis Unified IDE創(chuàng)建HLS組件

    這篇文章在開發(fā)者分享|AMD Vitis HLS 系列 1 - AMD Vivado IP 流程(Vitis 傳統(tǒng) IDE) 的基礎上撰寫,但使用的是
    的頭像 發(fā)表于 06-20 10:06 ?2266次閱讀
    使用<b class='flag-5'>AMD</b> <b class='flag-5'>Vitis</b> <b class='flag-5'>Unified</b> IDE創(chuàng)建HLS組件

    如何使用AMD Vitis HLS創(chuàng)建HLS IP

    本文逐步演示了如何使用 AMD Vitis HLS 來創(chuàng)建一個 HLS IP,通過 AXI4 接口從存儲器讀取數(shù)據(jù)、執(zhí)行簡單的數(shù)學運算,然后將數(shù)據(jù)寫回存儲器。接著會在 AMD Vivado Design Suite 設計中使用此
    的頭像 發(fā)表于 06-13 09:50 ?1715次閱讀
    如何使用<b class='flag-5'>AMD</b> <b class='flag-5'>Vitis</b> HLS創(chuàng)建HLS IP

    如何使用One Spin檢查AMD Vivado Design Suite Synth的結果

    本文講述了如何使用 One Spin 檢查 AMD Vivado Design Suite Synth 的結果(以 Vivado 2024.2 為例)。
    的頭像 發(fā)表于 05-19 14:22 ?1239次閱讀
    如何使用One Spin檢查<b class='flag-5'>AMD</b> Vivado Design Suite Synth的結果

    重磅更新 | 先楫半導體HPM_APPS v1.9.0發(fā)布

    重磅更新 | 先楫半導體HPM_APPS v1.9.0發(fā)布
    的頭像 發(fā)表于 05-13 11:29 ?1734次閱讀
    重磅更新 | 先楫半導體HPM_APPS v1.9.0<b class='flag-5'>發(fā)布</b>