摘 要：隨著半導體工藝的發展，在電子系統高功耗、高密度、高速、大電流和低電壓的發展趨勢下，高速 PCB設計領域 中的電源完整性 問題變得 日趨嚴重。本文研究 了高速 PCB設計中出現的電源完整性問題 ，并對其進行 了仿真分析。

引言

隨著電子技術的飛速發展，電子產品正朝著微型化、輕便化、多功能化、高集成化和高可靠性方向發展，而半導體器件的封裝也正朝著多引腳、細間距和表面貼裝的方向發展。相應地，作為各種元器件的支撐和互連的 PCB 則正朝著小型、高速、高密度和輕量化的方向不斷攀升，其設計的復雜程度帶來的各種挑戰不斷增加，廠商面臨的產品面世時間的壓力也越來越大。在信號完整性分析研究的同時，如何提供穩定可靠的電源也已成為重點研究方向之一。 尤其當開關器件數目不斷增加，電源電壓不斷降低的時候，電源電壓和地電位的波動會給高速系統帶來致命的影響。隨著高速系統設計對仿真精度要求的提高，簡單的假設電源電壓和地電位絕對處于穩定狀態，已越來越不能被接受。于是電源完整性的分析研究應運而生。

高速 PCB 的信號完整性技術經過幾十年的發展，其理論、分析方法和實踐都已比較成熟。但電源完整性是一項新的技術，目前它是高速PCB 設計最大的挑戰之一。

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電源完整性概念

電源完整性這一概念是以信號完整性為基礎的，兩者的出現都源自電路開關速度的提高。當高速信號的翻轉時間和系統的時鐘周期可以相比時，具有分布參數的信號傳輸線、電源和地就與低速系統中的情況完全不同了。與信號完整性是指信號在傳輸線上的質量相對應，電源完整性是指高速 電路系統中電源和地的質量。它在對高速電路進行仿真時，往往會因信號參考層的不完整造成信號回流路徑變化多端，從而引起信號質量變差和產品的EM I性能變差，并直接影響信號完整性。

電源完整性問題是指在高速系統中，電源分配網絡在不同頻率時，存在不同輸入阻抗，導致 PCB電源 ／地平面上出現由△I噪聲電流、瞬態負載電流引起 的△I 噪聲 電壓 ，造成供電不連續，產生 電磁騷擾發射，嚴重影響高速系統的正常工作。

當前，電源完整性 問題主要通過兩個途徑解決，即優化 PCB 的疊層設計及布局布線和安裝去耦 電容。在高速系統工作速率低于400M H z，在恰當位置安裝合適的去耦電容，有助于減小電源完整性問題；當系統速率更高時，去耦電容作用減小。這時，只有通過優化 PCB 層間距設計及布局布線，降低電源電壓，以及適當匹配、降低反射等辦法解決電源完整|』 生問題。完全解決電源完整性問題，難度比解決信號完整性問題更大，對工程師的技能要求更高。

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電源完整性仿真分析

2.1采用等效輸入輸出電阻仿真

在實際的電路設計 中，可能因為電路太復雜，可以使用這種方法，比較簡便地估計芯片的 SSN 噪聲，速度快，節省資源，但是精度不夠。

由于驅動的低輸出阻抗和接受端高的輸入阻抗，可以用 2f／和 200f／的電阻近似等效驅動端和接受端的阻抗，板子電源電壓為 3．3V ，兩個干擾線加 同相信號，如 圖一所示 。

圖一 仿真原理圖

圖二 干擾線上的輸入輸出信號

(a)電源電壓波動 (b)被干擾線上電壓波動

圖三 電源和被干擾線上的信號

圖二是干擾線兩端的信號波形，圖三為電源和被干擾線兩端的電壓波形。從其中可以看 出，靜態線即被干擾線上不是保持零電平，它受板子電源 ／地電壓差值和附近其它干擾線的影響，電壓產生波動。電源上的波動小于 140m V ，被干擾線上 的電壓波動小于 3m V 。

2.2 采用 IBIS 模型仿真

在實際的設計當中，一些廠家會給出IBIS 模型。應用這些模型，可以很準確地仿真芯片管腳的電壓值，仿真出來的結果也更接近真實值，我們可以很方便地應用這些IB IS 來協助我們的設計。

帶有IBIS模型的電路仿真原理圖如圖四所示。仿真采用Nexxim仿真器，用Designer導入ibs文件，這里的輸出和輸入ibs模型選用GTL-OUT和GTL-IN模型。這個IBIS模型規定邏“0”電平大約為0.3V，邏輯‘1’電平大約為1.5V，輸出必須接一偏置電壓，即通過一個25歐的電阻鏈接到1.5V的電壓源，輸入激勵如圖五所示。

圖四仿真原理圖

圖五 輸入理想信號和輸出管腳信號

圖五為兩芯片管腳電壓，圖六為靜態線上電壓波形和電源電壓的噪聲仿真結果。從圖六(右)可以看出，電源噪聲小于 100m V 。依照以上的方法，可以對板上各個芯片進行仿真，確定他們的SSN，從而進一步確認他們的工作狀態。

圖六 被干擾線上的信號電壓和電源線上的電壓

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結束語

高速電路的 PCB 板級設計是十分具有挑戰性的。為了保證電路的正確工作，需要精心設計電路的PDS，包括在電路板上添加數以百計的退耦電容，并且根據需要選擇合適的電容值及其位置。采用仿真的方法替代反復試驗的設計方法來優化電路板的電源完整性設計，可以有效縮短設計周期并且節約設計成本。