本文要點

PCB 走線和 IC 走線中的阻抗控制主要著眼于預防反射。

防止互連路徑上發生反射，可確保功率傳輸至負載，同時避免其他信號完整性問題。

使用集成場求解器的 PCB 設計軟件可以評估阻抗匹配并提取互連網絡參數。

信號完整性與阻抗匹配之間存在什么關系？信號完整性與阻抗匹配密不可分，精確的阻抗匹配對于確保功率順利傳輸至 PCB 互連中的負載器件至關重要。信號完整性問題涉及潛在反射、EMI 和串擾等多種問題，并非所有信號完整性問題都能通過阻抗匹配得以解決。然而，要確保驅動端與接收端之間的信號準確傳輸，第一步是獲得精確的互連阻抗計算結果。

為確保阻抗計算準確且走線幾何形狀能實現目標阻抗值，最佳方式是使用集成場求解器的 PCB 設計軟件來分析互連阻抗。在電路層面驗證阻抗匹配時，需通過 SPICE 仿真器計算等效電路阻抗。我們將在本文詳細介紹阻抗匹配不良導致的問題，以及如何在設計軟件中檢查準確的匹配。

信號完整性問題與阻抗匹配

當信號沿互連走線傳播時，需要通過阻抗匹配來防止反射。當互連與負載輸入阻抗不匹配時，兩者接口處會產生反射。但互連中的反射究竟意味著什么？更具體地說，哪些信號完整性問題可歸因于阻抗失配？

當阻抗失配處發生反射時，產生的反射會引發多種信號完整性問題：

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駐波與諧振現象：由于反射作用，長距離互連線上的特定頻率會形成駐波，導致走線周圍產生強烈的輻射。

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符號間干擾：當信號在互連中來回反射時，信號會在接收端相互干擾從而產生失真。

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向負載傳輸的功率會減少：當功率因阻抗失配而反射時，負載將無法獲得正常工作所需的功率。對于數字信號而言，強烈的反射會阻礙邏輯電路完成狀態切換。

按目標阻抗進行設計

要預防這些信號完整性問題，需要計算目標阻抗值。該目標阻抗取決于傳輸線的特性阻抗、負載電路的輸入阻抗、任何較長的傳輸線或饋線，以及 PCB 中的驅動器件。

下圖展示了與 CMOS 器件接口并采用源驅動的互連示例。有兩處位置可能發生阻抗失配（源與傳輸線之間以及傳輸線與負載之間），每個接口處的阻抗目標值都是沿信號傳輸方向的輸入阻抗。下圖展示了各接口處的反射系數。

與 CMOS 器件接口的互連

對于 CMOS 電路而言，輸入阻抗是端接電阻（假設為并聯元件）、負載輸入電容以及 CMOS 輸入阻抗（假設為無窮大）三者并聯。因此，負載輸入端的輸入阻抗就是根據電路理論計算得出的并聯等效阻抗。在驅動端，我們現在有一個與負載串聯的傳輸線，需要計入線路長度才能獲得精確的阻抗計算結果。了解了系統中每個元件的輸入阻抗和特性阻抗后，現在可以計算每個接口的反射系數，從而確定哪些位置需要進行阻抗匹配。

短互連

當兩個電路通過短傳輸線相連時，由于 tanh(0)=0，通常忽略傳輸線阻抗，此時輸入阻抗即等于負載阻抗。實際應用中，確定目標阻抗時應考慮互連長度，因為源端的輸入阻抗取決于線路長度。另一個原因與互連上的損耗形式有關：

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長線路：長互連的損耗主要由吸收主導，包括銅箔粗糙度、趨膚效應損耗以及 PCB 基板中的介質損耗。

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短線路：短互連的損耗主要由負載端的反射主導，在 S 參數中表現為較高的回波損耗。

對于短線路而言，主要的損耗機制來源于互連接收端的反射，這完全由阻抗匹配決定。基于上述原因，設計人員需要借助工具在布局前仿真和布局后仿真中評估阻抗失配情況。

如何評估阻抗匹配

對電路應用阻抗匹配網絡或嘗試按照目標阻抗設計互連時，都應使用內置仿真引擎對設計進行仿真。分別查看電路原理圖和 PCB 布局，可以在布局前仿真和布局后仿真中檢查阻抗匹配效果。下表列出了三種在布局前仿真和布局后仿真中評估阻抗匹配的方法。

我們可通過上文所述的多種方式評估阻抗失配情況，并確定其對信號完整性的影響。從最終布局中提取出阻抗失配，就能確定該如何調整互連和電路以確保信號完整性。可能需要修改的項目包括：添加終端器件、精心設計阻抗匹配網絡，或重新布線以調整走線阻抗。

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