国产精品久久久aaaa,日日干夜夜操天天插,亚洲乱熟女香蕉一区二区三区少妇,99精品国产高清一区二区三区,国产成人精品一区二区色戒,久久久国产精品成人免费,亚洲精品毛片久久久久,99久久婷婷国产综合精品电影,国产一区二区三区任你鲁

0
  • 聊天消息
  • 系統消息
  • 評論與回復
登錄后你可以
  • 下載海量資料
  • 學習在線課程
  • 觀看技術視頻
  • 寫文章/發帖/加入社區
會員中心
創作中心

完善資料讓更多小伙伴認識你,還能領取20積分哦,立即完善>

3天內不再提示

Vivado Design Suite 用戶指南:編程和調試

Xilinx賽靈思官微 ? 來源:未知 ? 2023-10-25 16:15 ? 次閱讀
加入交流群
微信小助手二維碼

掃碼添加小助手

加入工程師交流群

《Vivado Design Suite 用戶指南:編程和調試》

文檔涵蓋了以下設計進程:

硬件、IP 和平臺開發為硬件平臺創建 PL IP 塊、創建 PL 內核、功能仿真以及評估 AMD Vivado 時序收斂、資源使用情況和功耗收斂。還涉及為系統集成開發硬件平臺。本文檔中適用于此設計進程的主題包括:

  • 第 9 章:設計調試

  • 第 10 章:系統內邏輯設計調試流程

  • 第 11 章:在硬件中調試邏輯設計

  • 第 12 章:在波形查看器中查看 ILA 探針數據

  • 第 13 章:實現后的設計調試

開發板系統設計通過原理圖和開發板布局設計 PCB。還包含功耗、散熱以及信號完整性注意事項。本文檔中適用于此設計進程的主題包括:

  • 第 4 章:器件編程

  • 第 5 章:在 Vivado 中執行遠程調試

  • 第 6 章:配置存儲器器件編程

  • 第 7 章:高級編程功能

  • 第 8 章:串行矢量格式 (SVF) 文件編程

  • 第 14 章:串行 I/O 硬件調試流程

  • 第 16 章:在硬件中調試串行 I/O 設計

本文選取了“第3章:生成比特流或器件鏡像”部分進行分享。如果您希望獲取完整版用戶指南,請至文末掃描二維碼進行下載

生成比特流或器件鏡像

生成比特流或器件鏡像之前,請復查其設置,確保這些設置對于您的設計都正確無誤,這一點至關重要。

AMD Vivado IDE 中的比特流和器件鏡像設置分為 2 種類型:

  1. 比特流或器件鏡像文件格式設置。

  2. 器件配置設置。

在 Vivado Flow Navigator 中依次選擇“Settings ” → “Bitstream”(設置 > 比特流),或者選擇“Flow” → “Settings” → “Bitstream Settings”(流程 > 設置 > 比特流設置)菜單選項以打開“Bitstream Settings”(比特流設置)彈出窗口(如下圖所示)。只要設置正確,即可使用 write_bistream Tcl 命令或者使用 Vivado Flow Navigator 中的“Generate Bitstream”(生成比特流)按鈕來生成比特流數據文件。

如果以 AMD Versal 器件為目標,則會生成可編程器件鏡像 (.pdi),而不是比特流文件。更改器件鏡像設置的過程與先前架構類似,但菜單選項、Tcl 命令和可用設置會有所不同。

要訪問器件鏡像設置,請依次選中 Vivado Flow Navigator 中的“Settings” → “Generate Device Image”(設置 > 生成器件鏡像),或者選中“Flow” → “Settings” → “Generate Device Image Settings...”(流程 > 設置 > 生成器件鏡像設置)菜單選項,這樣即可在“Settings”(設置)彈出窗口中打開“Device Image”(器件鏡像)部分(請參閱下圖)。要生成器件鏡像數據文件,可使用 write_device_image Tcl 命令,或者使用 Vivado Flow Navigator 中的“Write Device Image”(寫入器件鏡像)按鈕。

wKgaomU4z72AFcd2AAGI9UXAxp4950.png

圖:比特流設置面板

wKgaomU4z72AB6s6AAGIvPt9Mmk514.png

圖:生成器件鏡像設置面板

更改比特流文件格式設置

默認情況下,write_bitstream Tcl 命令僅生成二進制比特流 (.bit)文件。(可選)您可通過使用以下命令開關來更改 write_bitstream Tcl 命令寫出的文件格式:

  • -raw_bitfile:(可選)此開關會導致 write_bitstream 編寫原始比特文件 (.rbt),其中所含信息與二進制比特流文件中所含信息相同,但格式為 ASCII。輸出文件名為 .rbt。

  • -mask_file:(可選)編寫掩碼文件 (.msk),其中包含有關比特流文件中配置數據所在位置的掩碼數據。此文件可用于判定比特流中哪些位應與回讀數據進行比較和驗證。如果掩碼位為 0,那么應根據比特流數據驗證該位。如果掩碼位為 1,那么不應驗證該位。輸出文件名為.msk。

  • -no_binary_bitfile:(可選)不編寫二進制比特流文件 (.bit)。如果要生成 ASCII 比特流文件或掩碼文件或者要生成比特流報告(而不生成二進制比特流文件),請使用此命令。

  • -logic_location_file:(可選)創建 ASCII 邏輯位置文件 (.ll),以顯示鎖存器、觸發器、LUT、塊 RAM 和 I/O 塊輸入輸出的比特流位置。這些位元可供位置文件中的幀和位編號引用,以幫助您觀察 FPGA 寄存器的內容。

  • -bin_file:(可選)創建二進制文件 (.bin),其中僅包含器件編程數據,不含標準比特流文件 (.bit) 中找到的報頭信息。

  • -reference_bitfile :(可選)讀取引用比特流文件,并輸出增量比特流文件,其中僅含不同于指定引用文件的內容。此部分比特流文件可用于對含更新設計的現有器件進行增量編程。

向下滑動查看

更改器件鏡像 (PDI) 文件格式設置

默認情況下,write_device_image Tcl 命令僅生成 1 個 .pdi 文件。(可選)您可通過使用以下命令開關來更改write_device_image Tcl 命令寫出的文件格式:

  • -force(可選):覆蓋現有文件。

  • -verbose(可選):打印 write_device_image 選項。

  • -raw_partitions(可選):寫入原始 CFI 和 NPI 分區文件(.rnpi 和 .rcdo)

  • -mask_file(可選):寫入掩碼文件 (.msk)

  • -logic_location_file(可選):寫入邏輯位置文件 (.ll)

  • -cell (可選):僅為指定單元創建部分器件鏡像。

  • -no_pdi:不生成 pdi 文件。僅生成原始分區文件后即停止操作。

  • -no_partial_pdifile(可選):不為 Dynamic Function eXchange 設計寫入部分 pdi 文件。

  • -quiet(可選):忽略命令錯誤。

  • (必需):要寫入的 .pdi 文件名。

向下滑動查看

更改器件配置比特流設置

您可更改的最常見的配置設置歸為器件配置設置類別。這些設置是器件模型的屬性,您可使用“Edit Device Properties”(編輯器件屬性)對話框來為選定的已綜合或已實現的設計網表更改這些設置。以下步驟描述了如何使用此方法來設置各種比特流屬性:

1.選擇“Tools” → “Edit Device Properties”(工具 > 編輯器件屬性)。

2.在“Edit Device Properties”對話框中,選擇左側列中的類別之一(請參閱下圖)。

wKgaomU4z72AQMy0AACqyyhEF-0501.png

3.將屬性設為期望的值,然后單擊“OK”(確定)。

4.依次選擇“File” → “Constraints” → “Save”(文件 > 約束 > 保存)以將更新后的屬性保存到目標 XDC 文件中。

也可以在 XDC 文件中使用 set_property 命令來設置比特流屬性例如,以下提供了如何更改 start-up DONE cycle 屬性的示例:

set_property BITSTREAM.STARTUP.DONE_CYCLE 4 [current_design]

在 Vivado 模板中提供了更多示例和模板。“器件配置比特流設置”描述了所有器件配置設置。

獲取完整版用戶指南,請掃描二維碼進行下載

wKgaomU4z72AHysVAAACkQ90eQI069.png


原文標題:Vivado Design Suite 用戶指南:編程和調試

文章出處:【微信公眾號:Xilinx賽靈思官微】歡迎添加關注!文章轉載請注明出處。

聲明:本文內容及配圖由入駐作者撰寫或者入駐合作網站授權轉載。文章觀點僅代表作者本人,不代表電子發燒友網立場。文章及其配圖僅供工程師學習之用,如有內容侵權或者其他違規問題,請聯系本站處理。 舉報投訴
  • 賽靈思
    +關注

    關注

    33

    文章

    1798

    瀏覽量

    133426
  • Xilinx
    +關注

    關注

    73

    文章

    2200

    瀏覽量

    131125

原文標題:Vivado Design Suite 用戶指南:編程和調試

文章出處:【微信號:賽靈思,微信公眾號:Xilinx賽靈思官微】歡迎添加關注!文章轉載請注明出處。

收藏 人收藏
加入交流群
微信小助手二維碼

掃碼添加小助手

加入工程師交流群

    評論

    相關推薦
    熱點推薦

    Include File解鎖Vector Logger Suite高階功能

    Include File(inc文件)是Vector Logger Suite(VLS)中使用LTL代碼片段的關鍵機制。通過Include File,用戶可以在LTL代碼中靈活定義參數、觸發
    的頭像 發表于 12-30 09:44 ?358次閱讀
    Include File解鎖Vector Logger <b class='flag-5'>Suite</b>高階功能

    AMD Vivado Design Suite 2025.2版本現已發布

    AMD Vivado Design Suite 2025.2 版本現已發布,新增對 AMD Versal 自適應 SoC 的設計支持,包含新器件支持、QoR 功能及易用性增強。
    的頭像 發表于 12-09 15:11 ?942次閱讀

    StellarLINK在線調試器技術解析與應用指南

    STMicroelectronics STELLARLINK內電路調試器和編程器是一套高性價比、小尺寸、快速原型設計解決方案,用于汽車應用。該編程器是一款無源USB轉JTAG調試器和
    的頭像 發表于 10-25 13:53 ?1184次閱讀
    StellarLINK在線<b class='flag-5'>調試</b>器技術解析與應用<b class='flag-5'>指南</b>

    ?MPLAB? ICD 5內電路調試器技術解析與應用指南

    ? 和SAM (ARM?) 設備。MPLAB ICD 5通過功能強大、簡單易用的MPLAB X集成開發環境 (IDE) 圖形用戶界面 (GUI) 進行調試編程。通過高速USB 2.0接口或以太網連接到計算機
    的頭像 發表于 10-11 10:15 ?763次閱讀
    ?MPLAB? ICD 5內電路<b class='flag-5'>調試</b>器技術解析與應用<b class='flag-5'>指南</b>

    MPLAB? PICkit?5 內電路調試器技術解析與應用指南

    )進行快速原型設計和便攜式生產就緒編程。該套件與MPLAB X集成開發環境 (IDE) 結合使用,為調試編程提供功能強大、簡單易用的圖形用戶界面 (GUI)。MPLAB PICkit
    的頭像 發表于 10-11 10:09 ?1089次閱讀
    MPLAB? PICkit?5 內電路<b class='flag-5'>調試</b>器技術解析與應用<b class='flag-5'>指南</b>

    ?MPLAB? PICkit? Basic調試器技術解析與應用指南

    Microchip Technology MPLAB^?^ PICkit? Basic調試器是一套經濟劃算的調試解決方案,適用于不需要高壓編程或高級調試功能的項目。Microchip
    的頭像 發表于 09-29 13:44 ?797次閱讀
    ?MPLAB? PICkit? Basic<b class='flag-5'>調試</b>器技術解析與應用<b class='flag-5'>指南</b>

    CoDeSys3基礎編程及應用指南

    電子發燒友網站提供《CoDeSys3基礎編程及應用指南.pdf》資料免費下載
    發表于 09-23 17:45 ?1次下載

    AMD Vivado ChipScope助力硬件調試

    許多硬件問題只有在整個集成系統實時運行的過程中才會顯現出來。AMD Vivado ChipScope 提供了一套完整的調試流程,可在系統運行期間最大限度提升對可編程邏輯的觀測能力,助力設計調試
    的頭像 發表于 09-05 17:08 ?1148次閱讀

    通過SEGGER JLINK調試CYUSB3014-BZXI遇到的問題求解

    最新版本)。 我按照《 EZ-USB? Suite 用戶指南》第 3 節“使用 Segger J-Link 進行調試”進行調試配置 然而我在
    發表于 07-16 08:27

    Vivado無法選中開發板的常見原因及解決方法

    在使用 AMD Vivado Design Suite 對開發板(Evaluation Board)進行 FPGA 開發時,我們通常希望在創建工程時直接選擇開發板,這樣 Vivado
    的頭像 發表于 07-15 10:19 ?1702次閱讀
    <b class='flag-5'>Vivado</b>無法選中開發板的常見原因及解決方法

    從何處獲取 CYBLE-416045-02 用戶指南

    親愛的支持團隊 我們希望獲得 CYBLE-416045-02 用戶指南文檔來測試TUV的RF證書,從哪里獲得 CYBLE-416045-02 用戶指南文檔。 非常感謝。
    發表于 07-04 07:59

    AMD Vivado Design Suite 2025.1現已推出

    AMD Vivado Design Suite 2025.1 現已推出,支持 AMD Spartan UltraScale+ 和新一代 Versal 器件。這一最新版本還新增了多項功能,可顯著提升 Versal SSIT 器件的
    的頭像 發表于 06-16 15:16 ?1497次閱讀

    FPGA調試方式之VIO/ILA的使用

    Vivado中,VIO(Virtual Input/Output)是一種用于調試和測試FPGA設計的IP核,它允許設計者通過JTAG接口實時讀取和寫入FPGA內部的寄存器,從而檢查設計的運行狀態并修改其行為。VIO IP核提供了一個簡單易用的接口,使得
    的頭像 發表于 06-09 09:32 ?3957次閱讀
    FPGA<b class='flag-5'>調試</b>方式之VIO/ILA的使用

    如何使用One Spin檢查AMD Vivado Design Suite Synth的結果

    本文講述了如何使用 One Spin 檢查 AMD Vivado Design Suite Synth 的結果(以 Vivado 2024.2 為例)。
    的頭像 發表于 05-19 14:22 ?1292次閱讀
    如何使用One Spin檢查AMD <b class='flag-5'>Vivado</b> <b class='flag-5'>Design</b> <b class='flag-5'>Suite</b> Synth的結果

    Kepware Siemens Suite

    AS511 Current Loop 和 S5 3964R。 Siemens Suite 對于制造業用戶尤其有用,因為制造生產的加工和制模、處
    的頭像 發表于 04-25 11:13 ?749次閱讀
    Kepware Siemens <b class='flag-5'>Suite</b>