內容提要

●經過驗證的接口 IP，可顯著提升 TSMC N3E 制程節點的性能和能效

●224G-LR SerDes PHY IP 在 TSMC N3E 制程上實現一次性流片成功

●112G-ELR SerDes 在 TSMC N3E 制程上的硅結果實現了最佳 PPA

中國上海，2023 年 9 月 26 日——楷登電子（美國 Cadence 公司，NASDAQ：CDNS）近日宣布擴大其在 TSMC 3nm（N3E）制程上的設計 IP 產品組合，其中最引人注目的是新推出的旗艦產品 Cadence224G 長距離（224G-LR）SerDes PHY IP，該 IP 實現了一次性流片成功。其他支持 TSMC N3E 先進制程的 Cadence Design IP 也都成功流片，為二者的共同客戶提供了一系列高速接口和存儲器 IP，用于實現更先進的設計。Cadence 針對 TSMC N3E 支持提供業界領先的功率、性能和面積（PPA），面向要求最為嚴格的網絡、超大規模計算、人工智能和機器學習（AI/ML）、芯粒、汽車和存儲應用。

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支持全雙工 1-225Gbps 數據速率，具有出色的 LR 性能

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針對不同的通道范圍（LR、MR、VSR）進行功耗效率優化

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內置智能功能，以增強可靠性和系統穩健性

224G-LR PHY IP 是 Cadence 面向 TSMC N3E 先進制程的 IP 產品組合的一部分，該產品組合還包括 112G LR SerDes PHY IP、PCI Express（PCIe） 6.0/5.0/4.0/3.0/2.0、64G/32G 多協議 SerDes、Universal Chiplet Interconnect Express（UCIe）、LPDDR5x/5/4x/4、DDR5/4/3 和 GDDR7/6 IP。Cadence 224G/112G LR SerDes 和 DDR5 IP 已實現一次性流片成功。PCIe、64G/32G 多協議 SerDes、LPDDR5x/5、GDDR7/6 和 UCIe IP 在 2023 年初成功流片。

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“Cadence 針對 TSMC 最先進的 N3E 制程推出了創新的 IP 解決方案，讓我們的客戶能夠將性能和能效提升到新的水平，同時也能受益于 TSMC N3E 制程的領先優勢，”TSMC 設計基礎設施管理事業部負責人 Dan Kochpatcharin 表示，“我們與 Cadence 在 TSMC 3nm 工藝上合作開發了突破性的 IP 設計，這讓我們可以重新塑造超大規模、AI/ML 和 5G/6G 基礎設施 SoC 設計的格局。”

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“我們針對 TSMC N3E 先進制程的接口 IP 架構經過實際驗證，可顯著提高性能和能效，助力我們的共同客戶利用 N3E 制程的優勢，同時還能加快產品上市，”Cadence IP 事業部產品市場副總裁 Rishi Chugh 說道，“SerDes 的速度必須快速提升到下一代節點，以滿足生成式 AI 和其他高速網絡基礎設施對數據帶寬的更高需求。Cadence 224G-LR 產品為客戶提供了一條可靠的途徑，幫助他們順利升級到新一代超大規模設計。我們與 TSMC 的緊密合作使我們能夠提供高質量的 IP，旨在實現一次性流片成功，加快產品上市。”

面向 TSMC N3E 制程的全面 Cadence IP 組合支持 Cadence 的智能系統設計（Intelligent System Design）戰略，助力實現卓越的先進節點系統級芯片設計。

要詳細了解 Cadence 新一代 224G SerDes PHY IP 和全面的 Cadence N3E 設計 IP 組合，請訪問：

www.cadence.com/go/N3EDIPPR

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關于 Cadence

Cadence 是電子系統設計領域的關鍵領導者，擁有超過 30 年的計算軟件專業積累。基于公司的智能系統設計戰略，Cadence 致力于提供軟件、硬件和 IP 產品，助力電子設計概念成為現實。Cadence 的客戶遍布全球，皆為最具創新能力的企業，他們向超大規模計算、5G 通訊、汽車、移動設備、航空、消費電子、工業和醫療等最具活力的應用市場交付從芯片、電路板到完整系統的卓越電子產品。Cadence 已連續九年名列美國財富雜志評選的 100 家最適合工作的公司。如需了解更多信息，請訪問公司網站www.cadence.com。

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