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verilog的邏輯運(yùn)算符

FPGA學(xué)習(xí)筆記 ? 來源:FPGA學(xué)習(xí)筆記 ? 作者:FPGA學(xué)習(xí)筆記 ? 2023-09-21 10:07 ? 次閱讀
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之前曾經(jīng)整理過verilog的各類運(yùn)算符的表達(dá)方式,但是在學(xué)習(xí)的過程中并未深入研究關(guān)于邏輯運(yùn)算符的相關(guān)知識(shí),導(dǎo)致在實(shí)際使用過程中錯(cuò)誤頻出,下面是我從網(wǎng)絡(luò)上整理的相關(guān)verilog的邏輯運(yùn)算符的相關(guān)知識(shí),希望對各位有所幫助。

分類

按照常見的幾類verilog邏輯運(yùn)算符可以將其分為以下幾類

wKgZomULpSKAEliIAABEUmBAzmo063.png

邏輯運(yùn)算符:&&、||、!

&&和||是雙目運(yùn)算,用在兩個(gè)數(shù)之間;!為單目運(yùn)算符用在數(shù)字之前

在N = A xx B的邏輯運(yùn)算中,A、B、N都只存在兩個(gè)值:true or false,二者在機(jī)器中表示1和0;在進(jìn)行操作時(shí)A與B的數(shù)據(jù)寬度可以不等

位運(yùn)算符:&、|、~、^、 ^~

其中的&、|、^、 ^~ 均為雙目運(yùn)算符,~為單目運(yùn)算符;相較于邏輯運(yùn)算符,位運(yùn)算符的核心是按位,二者具體的區(qū)別可以通過綜合后的RTL視圖進(jìn)行區(qū)分

需要注意的是位運(yùn)算符與邏輯運(yùn)算符一樣,兩個(gè)運(yùn)算數(shù)可以是不同長度,在運(yùn)算的過程中右對齊,且缺少的位數(shù)將用0補(bǔ)齊

縮位運(yùn)算符:&、|、~

又稱為縮減運(yùn)算符,為單目運(yùn)算符;對單個(gè)操作數(shù)進(jìn)行遞推運(yùn)算,運(yùn)算結(jié)果得到的是一位二進(jìn)制數(shù)

補(bǔ)充:異或同或也可以進(jìn)行縮位運(yùn)算,其中的縮位異或常用于奇偶校驗(yàn)

等式運(yùn)算:==、 !=、=== 、 !==

進(jìn)行數(shù)值的比較操作,相較于==而言===會(huì)更加嚴(yán)格;后者在比較時(shí)會(huì)對高阻態(tài)和不定態(tài)進(jìn)行比較

以上便是關(guān)于verilog的邏輯運(yùn)算符的一些基礎(chǔ)知識(shí),歡迎各位交流學(xué)習(xí)。

審核編輯 黃宇

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