叢秋波

串行接口常用于芯片至芯片和電路板至電路板之間的數據傳輸。隨著系統的帶寬不斷增加至多吉比特范圍，并行接口已經被高速串行鏈接，或SERDES （串化器/ 解串器）所取代 。然而，基于SERDES的FPGA往往價格昂貴，因為它們都是針對高端應用的FPGA器件。萊迪思(Lattice )半導體公司在這應用領域已經推出兩款低成本帶有SERDES的 FPGA器件系列基礎上，日前又推出采用富士通公司先進的低功耗工藝，目前業界首款最低功耗與價格并擁有SERDES 功能的FPGA器件――中檔的、采用65nm工藝技術的 LatticeECP3系列。

萊迪思高級副總裁兼高密度解決方案總經理Sean Riley表示，LatticeECP3 FPGA系列擁有符合XAUI抖動標準的多協議3.2G SERDES、DDR3存儲器接口、具有強大的DSP功能、高密度的片上存儲器，以及多達149K 的LUT，所有這些器件的功耗與價格僅是具有SERDES 功能FPGA的競爭器件的一半。

Sean Riley介紹，LatticeECP3的靜態功耗與競爭對手的同類產品相比要低于85%，總的功耗低于50%，其原因是在工藝制程上采用了可變的通道長度、優化了晶體管、改進布線等方法，從而對功耗進行了優化，可實現以最低的功耗實現高速串行協議。

據了解，低功耗LatticeECP3 FPGA系列有5個成員，它們都能提供符合標準的多協議3G SERDES 、在同類產品中是首款擁有DDR/DDR2和DDR3存儲器接口、高性能級聯DSP slice適用于高性能射頻、基帶和圖像信號處理。LatticeECP3 FPGA還提供中檔FPGA系列中最快的LVDS I / O，能夠處理1Gbps速率的輸入和輸出信號，還有高達6.8 M位的嵌入式存儲器。邏輯密度的范圍從17K LUT到149K LUT，用戶的I / O數目高達586個。

除此之外，LatticeECP3 FPGA系列的多種創新特性還體現在以下幾個方面：一是，符合10GbE XAUI抖動標準的3.2G Gbps SERDES，每個SERDES模塊都具有混合并能夠匹配多種協議的能力。包括PCI Express、CPRI、OBSAI、XAUI、Serial RapidIO和千兆位以太網。二是，專門設計了SERDES /PCS塊，使短延遲變化的CPRI鏈路設計能用于遠程射頻頭連接的無線基站。三是符合SMPTE串行數字接口標準，每個SERDES通道都能單獨地支持3G 、HD和SD /DVB -ASI視頻廣播信號，這種功能是萊迪思獨有的技術。擁有三速率支持功能且無需采用任何過采樣技術，能盡可能少地消耗功率。四是通過組合多個DSP slice，可實現36位x 36位的乘法和累加模塊，每個slice都能以500MHz 的頻率工作。DSP slices還具有創新的級聯功能，能實行寬的ALU及加法樹的功能，且不會出現FPGA邏輯的性能瓶頸現象。五是具有800Mbps的DDR3存儲器接口，并有內置的讀和寫可調余量的功能。六是輸入延時塊的1Gbps LVDS I / O，能與高性能的ADC和DAC 相連接。

Sean Riley說，LatticeECP3 FPGA由于擁有了這些功能，非常適合于大批量的成本和功耗敏感的無線基礎設施和有線接入設備的開發，以及視頻和圖像方面的應用。

與此同時，萊迪思還推出了ispLEVER 設計工具套件7.2版本的Service Pack 1支持LatticeECP3 FPGA系列。ispLEVER設計工具套件擁有全方位的設計環境。針對所有的設計任務，提供了一套完整的功能強大的工具，包括項目管理、IP集成、設計規劃、布局和布線、在系統邏輯分析等。

審核編輯 黃宇