前一篇文案介紹了LVDS，本篇介紹LVPECL(Low Voltage Positive Emitter Coupled Logi) 低壓正射極耦合邏輯, 源自發射極耦合邏輯（ECL），采用正電源。

輸入是具有高輸入阻抗的電流開關差分對。

輸出由差分對放大器組成，驅動一對射極跟隨器。如下：

缺點是功耗相對較高以及有時需要提供單獨的終接電壓軌

技術能實現超過10Gbps的高數據率。

LVPECL輸入與輸出端功能框圖

1.LVPECL內部工作原理

LVPECL差分輸出端分別50Ω傳輸阻抗至Vcc-2V和輸出總線OUT + / OUT-輸出為中間電平為：Vcc-1.3V，導致近似的直流電流為14mA。

2.LVPECL端接匹配網絡

最簡單的LVPECL匹配方式就是在接收器的輸入側需要一個參考電壓：Vcc-2V，如下

典型配置方式

額外的電源需求會增加電路的復雜度和成本，本案介紹幾種常用端接方式（參見：淺談LVDS、CML、LVPECL三種差分邏輯電平之間的互連-電子發燒友），如下為推薦：

直流耦合三電阻方式

R1=140~200歐姆（Vcc:3.3V），R1=270~330歐姆（Vcc: 5V），R2=100歐姆。R1為輸出門提供偏置電流，R2為交流信號提供匹配。輸入門的直流電平偏置直接利用輸出門的直流電平(Vcc-1.3V)，并不需要外來的上下拉電阻來提供。R2一個電阻必須放在離輸入門比較近的地方，R1放置的地方可以比較隨便。

交流耦合

R1=140~200歐姆，屬于直流偏置電阻。C1為耦合電容，可以放在線上的任何一個地方。R4=100歐姆，屬于交流匹配電阻，一定要放在末端。R2、R3為K級別的電阻，必須滿足R3/(R2+R3)=(VCC-1.3V)/VCC的比值就可以了，這兩個電阻是為輸入端提供直流電平，所以對PCB上的位置沒有特殊要求。