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手把手教您如何設計3通道交錯式CCM升壓PFC(上篇)

安森美 ? 來源:未知 ? 2023-03-29 23:20 ? 次閱讀
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交錯式升壓功率因數校正 (PFC) 轉換器可以通過負載均流來提高效率,因此它已成為高功率應用的首選拓撲。通過在多個平衡相位中分擔負載電流,可以顯著減小每相的 RMS 電流應力、電流紋波和升壓電感大小。因此,重載效率顯著提高,從而允許選擇高性價比的功率 MOSFET 和升壓二極管,并有利于延長電源的使用壽命。

FAN9673 先進 PFC 控制器是實現高功率 PFC(數千瓦以上)的出色解決方案。FAN9673 是一款連續導通模式 (CCM) PFC 控制器,用于三通道交錯式升壓型預調節器。

FAN9673 整合了用于實現前沿調制、平均電流模式、升壓型功率因數校正的電路,可實現完全符合 IEC61000-3-2 [WC1]規范的電源設計。FAN9673 還具有創新的通道管理功能,支持根據 CM 引腳上的電壓平穩地加載/卸載從通道的功率電平,從而改善 PFC 轉換器的負載瞬態響應。

本文將介紹使用 FAN9673 的 3 通道交錯式 CCM 升壓 PFC 的實際設計注意事項,其中包括設計升壓電感和輸出濾波器、選擇元器件、實現平均電流模式控制的過程,然后通過實驗性 5 kW 原型轉換器驗證該設計過程。圖 1 所示為 PFC 變換器的典型應用電路。

b47679d6-ce44-11ed-bfe3-dac502259ad0.png

圖 1. FAN9673 的典型應用電路

設計過程

本部分以圖 1 所示原理圖為參考來介紹設計過程。設計示例選擇 5 kW 額定輸出功率、三通道 CCM 交錯式 PFC,使用歐洲輸入范圍(高壓單范圍)。設計規格如下:

表 1. 設計規格

b485587a-ce44-11ed-bfe3-dac502259ad0.png

第1步 估算輸入額定功率和輸出電流

整個系統由三個并聯升壓 PFC 級組成,如圖 2 所示,因此 PFC 級的輸入功率為:

b493bdc0-ce44-11ed-bfe3-dac502259ad0.png(公式1)

其中 η 是 PFC 級的綜合效率。

PFC 級的輸出電流由下式確定:

b4a13a04-ce44-11ed-bfe3-dac502259ad0.png(公式2)

每個升壓級的輸出電流由下式確定:

b4ad8ea8-ce44-11ed-bfe3-dac502259ad0.pngb4bb531c-ce44-11ed-bfe3-dac502259ad0.png(公式3)

b4bb531c-ce44-11ed-bfe3-dac502259ad0.png

b4d87faa-ce44-11ed-bfe3-dac502259ad0.png

圖 2. PFC 級配置

設計示例

b4e6f0bc-ce44-11ed-bfe3-dac502259ad0.png(公式4)

b4f3fd48-ce44-11ed-bfe3-dac502259ad0.png(公式5)

b507c0ee-ce44-11ed-bfe3-dac502259ad0.png(公式6)

b5185f3a-ce44-11ed-bfe3-dac502259ad0.png(公式7)

第2步 頻率設置

FAN9673 的內部振蕩器頻率由 RI 引腳上的外部電阻 RRI決定。開關頻率由定時電阻 RRI決定,計算公式為:

b522ebbc-ce44-11ed-bfe3-dac502259ad0.pngb4bb531c-ce44-11ed-bfe3-dac502259ad0.png(公式8)

保證開關頻率范圍為 18 kHz ~ 40 kHz 和 55 kHz ~ 75 kHz。

設計示例

選擇 20 kΩ 的 RRI 以獲得 40 kHz 開關頻率。

b54cad6c-ce44-11ed-bfe3-dac502259ad0.pngb4bb531c-ce44-11ed-bfe3-dac502259ad0.png(公式9)

第3步VIN 范圍和 RIAC 設置

FAN9673 使用 IAC 引腳檢測線路電壓的峰值,如圖 3 所示。線路電壓峰值由峰值檢測電路使用采樣保持法獲得。同時,通過檢測經 RIAC 流入 IAC 引腳的電流來獲得瞬時線路電壓信息。

RIAC 應根據輸入電壓范圍加以選擇。對于通用交流輸入 (85 V ~ 264 V),VVIR設置為 < 1.5 V,RIAC 應選擇 6 MΩ。如果輸入為高壓單范圍交流輸入 (180 V ~ 264 V),VVIR 應設置為 > 3.5 V(最大值為 5 V),RIAC應選擇 12 MΩ。VVIR 應根據交流輸入范圍確定。VVIR 的設置會影響增益調制器的增益、RDY引腳遲滯和加電/掉電遲滯。

b56fc432-ce44-11ed-bfe3-dac502259ad0.png

(公式10)

VVIR 可根據下式設置:

b57a3494-ce44-11ed-bfe3-dac502259ad0.png(公式11)

b5885876-ce44-11ed-bfe3-dac502259ad0.png

圖 3. 線路檢測電路

設計示例

該 PFC 專為高壓單范圍交流輸入 (180 V ~ 264 V) 而設計。RIACRIAC 應選擇 12 MΩ,RVIR 為:

b59aab5c-ce44-11ed-bfe3-dac502259ad0.png(公式12)

對于 180 V ~ 264 V 的交流輸入范圍,RVIR 選擇 470 kΩ。

第4步 PFC電感設計

升壓開關在線路電壓峰值時的占空比由下式確定:

b5aa613c-ce44-11ed-bfe3-dac502259ad0.png(公式13)

那么,升壓電感在最小交流線路電壓峰值時的最大電流紋波為:

b5b9d7a2-ce44-11ed-bfe3-dac502259ad0.png(公式14)

在最小交流輸入的線路電壓峰值時,升壓電感電流在一個開關周期內的平均值由下式確定:

b5ca57f8-ce44-11ed-bfe3-dac502259ad0.pngb4bb531c-ce44-11ed-bfe3-dac502259ad0.png(公式15)

b5e6d9aa-ce44-11ed-bfe3-dac502259ad0.png

圖 4. 電感電流

對于給定電流紋波系數 (KRF=DIL/ILAVG ),升壓電感值可通過下式獲得:

b5f7b644-ce44-11ed-bfe3-dac502259ad0.pngb4bb531c-ce44-11ed-bfe3-dac502259ad0.png(公式16)

升壓電感的最大電流為:

b4bb531c-ce44-11ed-bfe3-dac502259ad0.pngb62135be-ce44-11ed-bfe3-dac502259ad0.png(公式17)

設計示例

在最小交流輸入的峰值時(假設它是 PFC 掉電電壓),升壓電感電流在一個開關周期內的平均值由下式確定:

b6307c5e-ce44-11ed-bfe3-dac502259ad0.pngb4bb531c-ce44-11ed-bfe3-dac502259ad0.png(公式18)

升壓電感可通過下式獲得:

b64e8668-ce44-11ed-bfe3-dac502259ad0.png(公式19)

升壓電感的最大電流為:

b65db7dc-ce44-11ed-bfe3-dac502259ad0.png(公式20)

第5步 輸出電容設計

b66c9ed2-ce44-11ed-bfe3-dac502259ad0.png

圖 5. PFC 輸出電壓紋波

選擇 PFC 輸出電容時應考慮輸出電壓紋波。圖 5 顯示了輸出電壓上的線路頻率紋波。對于給定輸出紋波規格,輸出電容的值可以通過下式獲得:

b67d65aa-ce44-11ed-bfe3-dac502259ad0.pngb4bb531c-ce44-11ed-bfe3-dac502259ad0.png(公式21)

其中 IOUT-TOT 是升壓 PFC 級的標稱輸出電流,VPFC-RIPPLE 是峰峰值輸出電壓紋波。

確定輸出電容值時還應考慮保持時間:

b69fd43c-ce44-11ed-bfe3-dac502259ad0.pngb4bb531c-ce44-11ed-bfe3-dac502259ad0.png(公式22)

其中 POUT-TOT 是升壓 PFC 級的標稱輸出功率;tHOLD 是所需的保持時間,VPFC-MIN 是保持期間允許的最小 PFC 輸出電壓。

設計示例

峰峰值電壓紋波規格為 VPFC 的 5%,故電容應為:

b6bba072-ce44-11ed-bfe3-dac502259ad0.pngb4bb531c-ce44-11ed-bfe3-dac502259ad0.png(公式23)

假設一個周期 (15 ms) 壓降期間的最小允許輸出電壓為 300 V,則電容值應為:

b6d784ae-ce44-11ed-bfe3-dac502259ad0.png(公式24)

本例中的 PFC 輸出電容選用 3 個并聯的 680 mF 電容。在此設計示例中,三通道 PFC 的目標應用是家用電器電源,因此沒有保持時間要求。

第6步 輸出檢測和 PVO 設置

為了提高系統效率,FAN9673 集成了可編程 PFC 輸出電壓功能 (PVO)。如圖 6 所示,當 PFC 輸出電壓遠高于交流輸入的峰值電壓時,用戶可以從 MCU 向 PVO 引腳發送直流信號以降低 PFC 輸出電壓。

建議將 PFC 輸出電壓設置為至少比交流輸入的峰值電壓高 25 V。此外,還需要考慮與 PFC 輸出電壓調節密切相關的其他因素,例如保持時間、PF 和輸入電流的 THD 標準。

VPVO 與調節 PFC 輸出電壓的反饋電壓目標值之間的關系為:

b6ead928-ce44-11ed-bfe3-dac502259ad0.png(公式25)

對于低交流輸入,一旦確定了所需 PFC 輸出電壓 VPFC2,所需直流電壓電平 VPVO 可通過下式確定:

b6f8c47a-ce44-11ed-bfe3-dac502259ad0.png(公式26)

b4bb531c-ce44-11ed-bfe3-dac502259ad0.png

b70d93dc-ce44-11ed-bfe3-dac502259ad0.png

圖 6. 兩級 PFC 輸出模塊

設計示例

將 PFC 輸出電平設置為 393 V,RFB3 = 23.7 kΩ:

b71cdc98-ce44-11ed-bfe3-dac502259ad0.png(公式27)

對于低交流輸入 200 V,設置 VPFC2= 350 V,所需 VPVO 為:

b72cc18a-ce44-11ed-bfe3-dac502259ad0.png(公式28)

PVO 功能用于改變 PFC 的輸出電壓 VPFC,它應至少比 VIN 高 25 V。

第7步 電流檢測和限流

b73a5dd6-ce44-11ed-bfe3-dac502259ad0.png

圖 7. PFC 控制電路

圖 7 所示為 PFC 控制電路。控制電路設計的第一步是考慮電壓環路的控制窗口以選擇 PFC 轉換器的電流檢測電阻。FAN9673 使用了線路前饋,因此消除了控制信號中的輸入電壓項,輸出功率與電壓控制誤差放大器的輸出 VVEA 成正比,如下式所示:

b74c2da4-ce44-11ed-bfe3-dac502259ad0.pngb4bb531c-ce44-11ed-bfe3-dac502259ad0.png(公式29)

POUT?MAX項應根據增益調制器在 VVEA-SAT 時生成的最大電流命令來計算。它可簡化如下:

b76c7104-ce44-11ed-bfe3-dac502259ad0.png(公式30)

RM 是乘法器的輸出電阻,用于將電流命令轉換為電壓型信號。GMAX 為 2,是根據內部控制環路的系數和在 POUT-MAX 條件下預先假設的 VVEA 電平(4~5V 左右)得出的。

設計示例

每個 PFC 級的最大功率限值設置為 2.167 kW(每通道滿負載的 130%),電流檢測電阻可通過下式獲得:

b4bb531c-ce44-11ed-bfe3-dac502259ad0.pngb7894482-ce44-11ed-bfe3-dac502259ad0.png(公式31)

選擇 15 mΩ 電阻。

b4bb531c-ce44-11ed-bfe3-dac502259ad0.png

b7a22ccc-ce44-11ed-bfe3-dac502259ad0.png

圖 8. ILIMIT 和 ILIMIT2 功能

FAN9673 有三個限流因素可防止輸出過流和電感飽和:VEA、VILIMIT 和 VILIMIT2。VEA 控制平均輸送功率。VILIMIT 箝位增益調制器生成的最大電流命令。VILIMIT2 設置逐脈沖限流。我們在設計 RCS 時已處理了 VEA。ILIMIT 和 ILIMIT2 引腳從 RI 引腳提供鏡像電流。用戶可以通過連接這兩個引腳上的電阻 RLIMIT 和 RILIMIT2 來設置限流閾值 VILIMIT1 和 VILIMIT2

b7b41d7e-ce44-11ed-bfe3-dac502259ad0.png

圖 9. ILIMIT 的內部模塊

一般來說,在提高輸出功率期間,VILIMIT應在 VILIMIT2 之前觸發,因為 ILIMIT2 用于防止電感飽和損壞開關。

通常將 PFC 級的最大功率限值設置為滿負載的 120% ~ 150% 左右,同時 VVEA 約為 4 ~ 4.5 V。

電阻 RILIMIT 可以通過下式計算得出:

b7c48722-ce44-11ed-bfe3-dac502259ad0.pngb4bb531c-ce44-11ed-bfe3-dac502259ad0.png(公式32)

其中“3”為 FAN9673 的通道數,1.8 為選擇的箝位比。

關于 ILIMIT2 電平的選擇,用戶可以使用最大功率的 150% 作為設置值。它用于保護開關器件。用戶也可以使用半導體器件的最大電流額定值降額 10% 到 20% 后作為限值。ILIMIT2 設置通過下式獲得:

b7e317e6-ce44-11ed-bfe3-dac502259ad0.png(公式33)

設計示例

b7f1d8a8-ce44-11ed-bfe3-dac502259ad0.png(公式34)

選擇 fSW= 40 kHz。鏡像 IILIMIT2 和 IILIMIT為:

b4bb531c-ce44-11ed-bfe3-dac502259ad0.pngb80e4e70-ce44-11ed-bfe3-dac502259ad0.png(公式35)

b819f568-ce44-11ed-bfe3-dac502259ad0.png(公式36)

b4bb531c-ce44-11ed-bfe3-dac502259ad0.pngb8311518-ce44-11ed-bfe3-dac502259ad0.png(公式37)

選擇 10 kΩ 電阻來設置 VILIMIT2

VILIMIT的設置通過下式獲得:

b83e25b4-ce44-11ed-bfe3-dac502259ad0.png(公式38)

RILIMIT 選擇 30 kΩ 電阻。

完整的設計過程很難通過一篇文章討論清楚,安森美加入星標,下篇更新不錯過。您也可以掃描下方二維碼,查看英文原版完整文檔哦~

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