国产精品久久久aaaa,日日干夜夜操天天插,亚洲乱熟女香蕉一区二区三区少妇,99精品国产高清一区二区三区,国产成人精品一区二区色戒,久久久国产精品成人免费,亚洲精品毛片久久久久,99久久婷婷国产综合精品电影,国产一区二区三区任你鲁

0
  • 聊天消息
  • 系統消息
  • 評論與回復
登錄后你可以
  • 下載海量資料
  • 學習在線課程
  • 觀看技術視頻
  • 寫文章/發帖/加入社區
會員中心
創作中心

完善資料讓更多小伙伴認識你,還能領取20積分哦,立即完善>

3天內不再提示

使用開源verilog仿真工具進行文件的編譯和仿真

FPGA之家 ? 來源:FPGA之家 ? 作者:FPGA之家 ? 2022-11-21 09:40 ? 次閱讀
加入交流群
微信小助手二維碼

掃碼添加小助手

加入工程師交流群

一、本文將介紹如何使用Icarus Verilog+GTKWave來進行verilog文件的編譯和仿真

Icarus VerilogIcarus Verilog極其小巧,支持全平臺Windows+Linux+MacOS,并且源代碼開源。通過tb文件可以生成對應的仿真波形數據文件。

通過GTKWave可以查看仿真波形圖,支持將Verilog轉換為VHDL文件。

1.安裝iverilog:

sudoapt-getinstalliverilog
16c6b932-692f-11ed-8abf-dac502259ad0.png

安裝完成查看版本

iverilog-v

2.安裝gtkwave:

sudoapt-getinstallgtkwave
16e0ff72-692f-11ed-8abf-dac502259ad0.png

安裝完成查看版本

gtkwave-v
16ec9bac-692f-11ed-8abf-dac502259ad0.png

tb中添加:

170633fa-692f-11ed-8abf-dac502259ad0.png

3.編譯:

進入文件目錄,輸入命令:

iverilog*.v
171ad03a-692f-11ed-8abf-dac502259ad0.png

編譯完成出現.out文件

173886fc-692f-11ed-8abf-dac502259ad0.png

生成.vcd文件

vppa.out
1748ecae-692f-11ed-8abf-dac502259ad0.png

執行后產生的文件如下:

175ac3b6-692f-11ed-8abf-dac502259ad0.png

4.用GTKWave打開VCD文件:

gtkwaveglitch.vcd
17673e8e-692f-11ed-8abf-dac502259ad0.png

執行完成后,彈出界面

1818c398-692f-11ed-8abf-dac502259ad0.png

添加波形的時候卡死,可能是glitch.vcd文件太大;

182a7264-692f-11ed-8abf-dac502259ad0.png

解決:

gtkwave,icarus支持vcd,lxt,lxt2 dump.

vcd通用但vcd dump太大,gtkwave不能很好的查看波形,導致崩潰。

所以最好之前用lxt或將vcd轉化為lxt格式。lxt格式是gtkwave的專用格式。

cpglitch.vcdglitch.lxt

添加波形

18385bfe-692f-11ed-8abf-dac502259ad0.png184e4702-692f-11ed-8abf-dac502259ad0.png

5.Verilog轉換為VHDL

將glitch.v文件轉換為VHDL文件glitch.vhd

iverilog-tvhdl-oglitch.vhdglitch.v

審核編輯:郭婷


聲明:本文內容及配圖由入駐作者撰寫或者入駐合作網站授權轉載。文章觀點僅代表作者本人,不代表電子發燒友網立場。文章及其配圖僅供工程師學習之用,如有內容侵權或者其他違規問題,請聯系本站處理。 舉報投訴
  • 仿真
    +關注

    關注

    54

    文章

    4483

    瀏覽量

    138276
  • Verilog
    +關注

    關注

    30

    文章

    1374

    瀏覽量

    114528

原文標題:開源verilog仿真工具 | iverilog+GTKWave

文章出處:【微信號:zhuyandz,微信公眾號:FPGA之家】歡迎添加關注!文章轉載請注明出處。

收藏 人收藏
加入交流群
微信小助手二維碼

掃碼添加小助手

加入工程師交流群

    評論

    相關推薦
    熱點推薦

    一文詳解SystemC仿真庫的編譯

    AMD Vivado 設計套件以文件和庫的形式提供仿真模型。仿真庫包含器件和 IP 的行為和時序模型。編譯后的庫可供多個設計項目使用。用戶必須在設計
    的頭像 發表于 12-12 15:08 ?4829次閱讀
    一文詳解SystemC<b class='flag-5'>仿真</b>庫的<b class='flag-5'>編譯</b>

    如何選擇適合的智駕仿真工具進行場景生成和測試?

    在自動駕駛技術日益發展的背景下,選擇合適的智駕仿真工具進行場景生成和測試顯得尤為重要。該工具不僅需要支持高精度的場景重建,還需滿足多種環境條件和傳感器模型的兼容性。本文將深入探討如何評
    的頭像 發表于 11-25 10:32 ?378次閱讀
    如何選擇適合的智駕<b class='flag-5'>仿真</b><b class='flag-5'>工具</b><b class='flag-5'>進行</b>場景生成和測試?

    【產品介紹】Modelsim:HDL語言仿真軟件

    概述ModelSim是業界最優秀的HDL語言仿真軟件,它能提供友好的仿真環境,是業界唯一的單內核支持VHDL和Verilog混合仿真仿真
    的頭像 發表于 11-13 11:41 ?503次閱讀
    【產品介紹】Modelsim:HDL語言<b class='flag-5'>仿真</b>軟件

    利用 NucleiStudio IDE 和 vivado 進行軟硬件聯合仿真

    ;${BuildArtifactFileBaseName}.verilog"; 使編譯之后能生成.verilog文件。 4.編譯
    發表于 11-05 13:56

    使用NucleiStudio生成tb仿真需要的.verilog文件

    打開仿真頂層文件tb_top.v,存放在ITCM模塊里面的指令是通過readmemh函數讀入.verilog文件實現的: 下面通過對NucleiStudio IDE
    發表于 11-05 07:07

    Hbirdv2在vivado2018.3上的仿真工作

    可以在官方給的文件中獲得實例.verilog文件,如果我們想要仿真自己C程序編譯出來的對應.verilo
    發表于 10-31 08:43

    在Ubuntu 虛擬機中使用verilator對蜂鳥E203內核進行仿真

    verilator將核心模塊進行C++化,然后編譯鏈接生成可執行文件進行仿真測試。 6.執行以下命令
    發表于 10-27 08:22

    Vivado仿真e203_hbirdv2跑whetstone跑分(開源

    直接打開并進行仿真的e203_hbirdv2工程,選擇的板子是DDR200T;提供可以在NucleiStudio_IDE直接打開并進行編譯的whetstone源程序。 Github:h
    發表于 10-27 07:21

    在Linux系統下編譯C語言仿真蜂鳥E203(二)

    的可執行文件如下圖所示,使用的編譯工具為riscv-nuclei-elf-gcc 每次編譯程序時,需要 source setup.sh文件
    發表于 10-24 13:38

    vcs和vivado聯合仿真

    path:設置仿真行文件的路徑,即安裝VCS目錄下的執行指令位置; (4)Command:當你選擇完成后,會在此Command的窗口上顯示對應的tcl指令,需要copy出來使用tcl指令界面編譯
    發表于 10-24 07:28

    Nucleistudio+Vivado協同仿真教程

    編譯完成后,我們會在工程目錄下發現生成了.verilog文件,此即為我們仿真需用到的文件,可以將改
    發表于 10-23 06:22

    Linux使用coremark程序進行vcs仿真的注意事項

    coremark.h中額外定義CFG_SIMULATION,使得該程序執行的輪數iteration=2來加快仿真速度: 修改完c程序后,我們需要對其進行重新編譯,在上述終端中執行make clean 然后執行
    發表于 10-20 09:02

    ESP32驅動SPIFFS進行文件操作

    本篇文章介紹如何在ESP32開發板上使用SPIFFS(SPI Flash File System)進行文件操作。看下如何初始化SPIFFS文件系統、讀取文件、列出文件、刪除
    的頭像 發表于 08-05 18:11 ?4269次閱讀
    ESP32驅動SPIFFS<b class='flag-5'>進行文件</b>操作

    大規模硬件仿真系統的編譯挑戰

    大規模集成電路設計的重要工具。然而,隨著設計規模的擴大和復雜度的增加,硬件仿真系統的編譯過程面臨著諸多挑戰。本文旨在探討基于FPGA的硬件仿真系統在
    的頭像 發表于 03-31 16:11 ?1444次閱讀
    大規模硬件<b class='flag-5'>仿真</b>系統的<b class='flag-5'>編譯</b>挑戰

    FPGA Verilog HDL語法之編譯預處理

    的語句)。Verilog HDL編譯系統通常先對這些特殊的命令進行“預處理”,然后將預處理的結果和源程序一起在進行通常的編譯處理。
    的頭像 發表于 03-27 13:30 ?1437次閱讀
    FPGA <b class='flag-5'>Verilog</b> HDL語法之<b class='flag-5'>編譯</b>預處理