本文來源電子發(fā)燒友社區(qū)，作者：mameng， 帖子地址：https://bbs.elecfans.com/jishu_2291163_1_1.html

Combat開發(fā)套件是以高云半導(dǎo)體 GW2A 系列 FPGA 產(chǎn)品為核心，是高云半導(dǎo)體晨熙?家族第一代產(chǎn)品， 內(nèi)部資源豐富，具有高性能的 DSP 資源，高速 LVDS 接口以及豐富的 BSRAM 存儲器資源，這些內(nèi)嵌的資源搭配精簡的 FPGA 架構(gòu)以及 55nm 工藝使 GW2A 系列 FPGA 產(chǎn)品適用于高速低成本的應(yīng)用場合Combat開發(fā)套件對外擴(kuò)展多種接口，部分接口支持功能復(fù)用，方便用戶自定義擴(kuò)展并進(jìn)行各類視頻，工業(yè)應(yīng)用等驗證。完全自主研發(fā)的Gowin云源軟件能夠完成Combat板卡的綜合、布局、布線、產(chǎn)生數(shù)據(jù)流文件及下載文件等FPGA開發(fā)全流程支持。
開發(fā)板圖片：

系統(tǒng)框架：

高云半導(dǎo)體 GW2A 系列 FPGA 產(chǎn)品是高云半導(dǎo)體晨熙?家族第一代產(chǎn)品， 內(nèi)部資源豐富，具有高性能的 DSP 資源，高速 LVDS 接口以及豐富的 B-SRAM 存儲器資源，這些內(nèi)嵌的資源搭配精簡的 FPGA 架構(gòu)以及 55nm 工藝使 GW2A 系列 FPGA 產(chǎn)品適用于高速低成本的應(yīng)用場合。可以對標(biāo)Altera Cyclone II 系列的 EP2C8。
高云半導(dǎo)體 GW2A 系列 FPGA 產(chǎn)品(車規(guī)級)是高云半導(dǎo)體晨熙?家族第一代產(chǎn)品，內(nèi)部資源豐富，具有高性能的 DSP 資源，高速 LVDS 接口以及豐富的 BSRAM 存儲器資源，這些內(nèi)嵌的資源搭配精簡的 FPGA 架構(gòu)以及55nm工藝使GW2A系列FPGA產(chǎn)品(車規(guī)級)適用于高速低成本的應(yīng)用場合。
高云半導(dǎo)體 GW2AR 系列 FPGA 產(chǎn)品是高云半導(dǎo)體晨熙?家族第一代產(chǎn)品，是一款系統(tǒng)級封裝芯片，在GW2A系列基礎(chǔ)上集成了豐富容量的SDRAM存儲芯片，同時具有 GW2A 系列高性能的 DSP 資源，高速 LVDS 接口以及豐富的 B-SRAM 存儲器資源，這些內(nèi)嵌的資源搭配精簡的 FPGA 架構(gòu)以及55nm 工藝使 GW2AR 適用于高速低成本的應(yīng)用場合。
高云半導(dǎo)體 GW2AN 系列 FPGA 產(chǎn)品是高云半導(dǎo)體晨熙?家族第一代具有非易失性的 FPGA 產(chǎn)品，內(nèi)部資源豐富，高速 LVDS 接口以及豐富的BSRAM 存儲器資源、NOR Flash 資源，這些內(nèi)嵌的資源搭配精簡的 FPGA架構(gòu)以及 55nm 工藝使 GW2AN 系列 FPGA 產(chǎn)品適用于高速低成本的應(yīng)用場合。
高云半導(dǎo)體 GW2ANR 系列 FPGA 產(chǎn)品是高云半導(dǎo)體晨熙?家族第一代產(chǎn)品，是一款系統(tǒng)級封裝、具有非易失性的 FPGA 產(chǎn)品，在 GW2A 系列基礎(chǔ)上集成了豐富容量的 SDRAM 及 NOR Flash 存儲芯片，同時具有 GW2A系列高性能的 DSP 資源，高速 LVDS 接口以及豐富的 B-SRAM 存儲器資源，這些內(nèi)嵌的資源搭配精簡的 FPGA 架構(gòu)以及 55nm 工藝使 GW2ANR 適用于高速低成本的應(yīng)用場合。

高云半導(dǎo)體推出云源軟件設(shè)計系統(tǒng)，專為高云半導(dǎo)體的 FPGA 芯片而配套的集成電路設(shè)計與實現(xiàn)工具。云源系統(tǒng)針對高云 FPGA 芯片構(gòu)架的低功耗、低成本特點進(jìn)行了全面的優(yōu)化設(shè)計，覆蓋了從 HDL 電路功能描述到 FPGA 位流（bit stream）的完整流程，包括了優(yōu)化設(shè)計、自動設(shè)計、圖形交互設(shè)計等功能，具有性能優(yōu)越、容易使用等特點。Synopsys 為高云提供前 SynplifyPro 高云版端軟件軟件，是中國唯一由新思授權(quán)的 FPGA 前端軟件，具有 SynplifyPro 的所有功能，可針對高云芯片架構(gòu)進(jìn)行優(yōu)化，覆蓋 FPGA 設(shè)計的全流程，從 RTL 綜合到產(chǎn)生 FPGA 位流(bit stream)，支持高云 FPGA 芯片所有功能，支持高速輸入輸出模塊和嵌入式存儲器模塊、DSP，支持 10 萬宏單元(100K LUTs)設(shè)計規(guī)模。在后端軟件方面，高云半導(dǎo)體推出星核計劃，以建立 FPGA 的生態(tài)系統(tǒng)和 IP 核的資源庫，將與高校、科研機(jī)構(gòu)、企業(yè)聯(lián)動，形成聯(lián)合研發(fā)群體，實現(xiàn)知識產(chǎn)權(quán)共享，促進(jìn)產(chǎn)業(yè)鏈發(fā)展。作為該計劃的發(fā)起人,將從軟件工具、實驗板和芯片層面為研發(fā)環(huán)境提供便利。

高云云EDA軟件;

詳細(xì)說明參考B 站視頻講解 ：
https://www.bilibili.com/video/BV1FA411J7GF?spm_id_from=333.999.0.0

`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company: Myminieye
// Engineer: Nill
// 
// Create Date:   
// Design Name:  
// Module Name:  led
// Project Name: 
// Target Devices: Gowin
// Tool Versions: 
// Description: 
//      
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//////////////////////////////////////////////////////////////////////////////////

`define UD #1
module led(
    input         clk,
    input  [1:0]  ctrl,
                  
    output [3:0]  led
);

    reg [24:0] led_light_cnt = 25'd0;
    reg [ 3:0] led_status = 4'b1000;
    
    //  time counter
    always @(posedge clk)
    begin
        if(led_light_cnt == 25'd19_999_999)
            led_light_cnt <= `UD 25'd0;
        else
            led_light_cnt <= `UD led_light_cnt + 25'd1; 
    end
    
    reg [1:0] ctrl_1d;    //?????????led???????ctrl?
    always @(posedge clk)
    begin
        if(led_light_cnt == 25'd19_999_999)
            ctrl_1d <= ctrl;
    end

    // led status change
    always @(posedge clk)
    begin
        if(led_light_cnt == 25'd19_999_999)//0.5s ????
        begin
            case(ctrl)
                2'd0 :  //???λ????λ??led?????
                begin
                    if(ctrl_1d != ctrl)
                        led_status <= `UD 4'b1000;
                    else
                        led_status <= `UD {led_status[0],led_status[3:1]};
                end
                2'd1 :  //???λ????λ??led?????
                begin
                    if(ctrl_1d != ctrl)
                        led_status <= `UD 4'b0001;
                    else
                        led_status <= `UD {led_status[2:0],led_status[3]};
                end
                2'd2 :  //???λ????λ???????????
                begin
                    if(ctrl_1d != ctrl || led_status == 4'b1111)
                        led_status <= `UD 4'b0000;
                    else
                        led_status <= `UD {led_status[2:0],1'b1};
                end
                2'd3 :  //???λ????λ????????????
                begin
                    if(ctrl_1d != ctrl || led_status == 4'b0000)
                        led_status <= `UD 4'b1111;
                    else
                        led_status <= `UD {1'b0,led_status[3:1]};
                end
            endcase
        end
    end

    assign led = led_status;

endmodule

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