自發布以來的四十年中，MIL-STD-1553正在從傳統的集成電路（IC）發展到與現場可編程門陣列（FPGA）集成的知識產權（IP）內核。IP 核實施的優勢包括降低成本、隨著時間的推移升級和調整設計的能力、更小的尺寸占用空間以及改進的采購。選擇 IP 核的設計人員必須考慮驗證測試、代碼大小、FPGA 支持以及與傳統軟件的兼容性。

MIL-STD-1553于1973年推出，是一種雙冗余串行總線，廣泛用于航空電子和空間應用。1553最初用于F-16，以1 Mbps的數據速率將總線控制器（BC）連接到多達31個遠程終端（RT）設備。

1553年早期的設計相當復雜：BC和RT單元使用變壓器連接到處理器的總線，而收發器將模擬信號轉換為數字信號。數字控制器將數字信號轉換為曼徹斯特代碼，根據1553規范管理接收和傳輸數據的整個過程。

大約 15 年后，第一個門陣列專用集成電路 （ASIC） 被生產出來，提供可以處理 1553 板整個數字部分的單個芯片。大約在同一時間，模擬收發器從分立器件壓縮到單個模塊中。接下來，幾家公司創建了混合電路，將所需的數字和模擬部件集成到單個IC中。一旦推出，這些單混合信號IC作為1553通信的解決方案主導了市場。

快進到今天：MIL-STD-1553中的最新新興技術是IP核。1553 IP 核與其他用戶邏輯集成到 FPGA 中，為設計人員提供了優于傳統 1553 IC 的眾多優勢。

IP 核的優勢

成本更低

將 1553 功能嵌入到 FPGA 中，滿足其他設計要求，可顯著節省成本。除了FPGA的成本外，每個1553節點的增量價格只是模擬收發器和IP核使用許可證的成本。由于模擬收發器供應商眾多，因此定價具有競爭力，這種架構可以以適量的價格將 1553 節點價格降低 50% 以上的成本。

升級能力

一旦將1553 IC焊接到電路板上，器件的功能就無法改變。由于 FPGA 可以重新編程，因此 1553 功能可以增強、修改，甚至在需要時替換為新的 IP 核。這種架構還允許各種總線器件配置，例如一個、兩個或多個通道，甚至不同的接口類型，例如WB-194或H009，而無需對FPGA技術或PCB硬件進行任何更改。FPGA 使升級變得簡單，因為它們可以在現場重新編程 - 在某些情況下甚至可以通過 1553 總線。

更少的電路板空間

IP核通常消耗普通FPGA的2%至15%，通常使其能夠集成到已經處理特定設計中其他功能的FPGA中。在這種情況下，只需要一個額外的小型模擬接收器即可實現1553，從而減小了PCB所需的尺寸。圖 1（第 32 頁）顯示了一個 PCI 夾層卡 （PMC），它將 8 個 1553 個通道封裝在 74 mm x 143 mm 的封裝中。

提交前輕松評估

IP 供應商可根據要求快速提供免費的 IP 核評估，并且可以在為 PCB 布線單個走線之前評估和模擬所有功能。這些示例可能包括內核的有限版本，允許完整內核中包含的 95% 的功能。設計人員可以檢查仿真，集成有限的IP核，并在實驗室中測試行為，這將降低風險、成本和設計時間。

面向未來的設計

IP 核不是特定于 FPGA 的，如果第一個 FPGA 部件過時，可以將該核移動到不同的 FPGA 部件。這種兼容性使用戶能夠輕松更新其電路板和FPGA器件，同時保持經過驗證的功能。

消除單一來源

每個 1553 IC 都具有獨特的接口和功能，因此幾乎不可能輕松更換供應商的器件，因為它需要重新設計硬件和軟件。擁有唯一的來源會增加價格、可用性和過時問題。IP 核實現消除了這些問題。一旦IP核授權給客戶，供應鏈就會得到簡化。客戶將EDIF網表形式的IP核集成到FPGA中，并從各種分配源自行采購FPGA，從而消除了對1553 IC供應商的依賴。

選擇 IP 核時的重要考慮因素

MIL-STD-1553 IP核可從多家公司獲得，正如您所料，性能和質量可能會有所不同。為了為其特定應用選擇最佳解決方案，設計人員應比較 1553 個 IP 核的關鍵屬性。

第一個是 1553 驗證測試。需要完整的 1553 驗證測試來證明 IP 核是否符合 MIL-STD-1553 電氣和軟件要求。選擇已通過第三方測試批準的IP核將防止項目后期出現意外和延遲。另一個需要考慮的是小代碼大小。如前所述，與IC相比，IP核的優勢之一是IP核可以駐留在FPGA中，FPGA也可以執行其他功能。為了在保持FPGA成本合理的同時為這種附加功能留出空間，IP核需要最少的FPGA資源。

支持一系列 FPGA 供應商和系列

設計人員的另一個考慮因素是，IP 核應適合任何 FPGA 供應商和系列。FPGA 系列的范圍從通用到具有特定特性（如抗輻射性、低功耗、非易失性和高內存量）的器件。設計人員可以為其應用選擇合適的FPGA，IP供應商應該能夠為這些器件提供適當的網表。生成網表的VHDL源代碼在代碼風格上應獨立于供應商，以支持所有FPGA系列。

多個時鐘域可能會在FPGA設計中產生開銷，或者在某些情況下會導致數據讀/寫周期錯誤。因此，重要的是，IP核支持目標板上已有的時鐘頻率，例如PCI Express（125 MHz）或PCI（33/66 MHz）。

最后一個考慮因素是與傳統軟件的兼容性。軟件集成是從基于 IC 的設計遷移到 IP 核的應用的關鍵考慮因素。在許多情況下，設計人員不希望對其現有的工作軟件環境進行更改。IP 核應與傳統 1553 IC 軟件兼容，允許設計人員以最小的風險將現有的 1553 IC 替換為基于 FPGA 的 IP 核。

專門用于軍事、航空電子設備的 IP 核

與傳統的 1553 IC 相比，IP 核具有許多優勢，包括成本更低、尺寸更小、易于更新、可用性提高和生命周期控制。結合 FPGA 和 IP 核的優勢，為 MIL-STD-1553 接口提供了小尺寸、穩健、可靠且面向未來的解決方案，非常適合定制電路板實施。

與Sital Technology合作，提供MIL-STD-1553 IP核心產品，專為軍事，航空航天和航空電子應用而設計。用戶可以在各種可用的配置和接口之間進行選擇。從小型 1553 前端（專為沒有 CPU 控制系統的簡單應用而設計）到最復雜的實現（CPU 使用本地總線或使用 PCIe 或 PCI 總線）。

Sealevel 提供的所有 IP 核均可與任何 FPGA、時鐘頻率和 1553 收發器配合使用。每個 IP 核都經過第三方測試，并提供與現有 IC 的軟件兼容性。

審核編輯：郭婷