隨著半導(dǎo)體制程節(jié)點(diǎn)的持續(xù)演進(jìn)，短溝道效應(yīng)以及量子隧穿效應(yīng)帶來(lái)的發(fā)熱、漏電等問(wèn)題愈發(fā)嚴(yán)重，追求經(jīng)濟(jì)效能的摩爾定律日趨放緩。

在此背景下，產(chǎn)業(yè)開始轉(zhuǎn)向以先進(jìn)封裝為代表的新賽道，伴隨著先進(jìn)封裝而出現(xiàn)的第一個(gè)新概念就是Chiplet：

這些類似樂(lè)高積木一樣的功能模塊通過(guò)中介層(interposer)連接在一起，然后附著在封裝基底上。

英特爾的Foveros封裝技術(shù)就是采用這種思路，通過(guò)2.5D堆疊而實(shí)現(xiàn)不同chiplets的累加堆疊的集成。

Foveros將會(huì)在傳統(tǒng)無(wú)源中介層之上擴(kuò)展裸片堆疊模式，可以在CPU、圖像處理器和AI加速器等高性能邏輯器件之上疊加存儲(chǔ)器。

這種技術(shù)可以將系統(tǒng)級(jí)芯片產(chǎn)品細(xì)分為許多不同的chiplets，其中I/O、SRAM和電源電路都可以在一個(gè)基礎(chǔ)裸片上制造，然后在其上疊加高性能chiplets。

與傳統(tǒng)SoC相比，Chiplet的思想是將不同的小芯粒通過(guò)先進(jìn)封裝形成系統(tǒng)芯片；這也意味著，更為專業(yè)的設(shè)計(jì)工具對(duì)Chiplet未來(lái)生態(tài)的發(fā)展至關(guān)重要：

EDA設(shè)計(jì)流程圖

Chiplet因?yàn)樾枰喈悩?gòu)芯片和各類總線的加入，將會(huì)使得整個(gè)芯片的設(shè)計(jì)過(guò)程變得更加復(fù)雜：

相關(guān)半導(dǎo)體行業(yè)從業(yè)者就指出：在一個(gè)封裝只有幾百個(gè)I/O的時(shí)代，封裝設(shè)計(jì)者還有可能用試算表(Spreadsheet)來(lái)規(guī)劃I/O，但在動(dòng)輒數(shù)千甚至上萬(wàn)個(gè)I/O互連的先進(jìn)封裝設(shè)計(jì)中，這種方法不僅太耗時(shí)，而且出錯(cuò)的機(jī)率很高。

基于資料庫(kù)的互連設(shè)計(jì)，還有設(shè)計(jì)規(guī)則檢查(DRC)，都將成為先進(jìn)封裝設(shè)計(jì)的標(biāo)準(zhǔn)工具。

此外，以往封裝業(yè)界習(xí)慣使用的Gerber檔格式，在先進(jìn)封裝時(shí)代或許將改成GDSII檔格式；整體來(lái)說(shuō)，封裝業(yè)界所使用的工具，都會(huì)變得越來(lái)越像Fab跟IC設(shè)計(jì)者所使用的工具。

特別是，在芯片的整體設(shè)計(jì)之前：為了把SoC拆解成Chiplet，相關(guān)的EDA工具需要芯片設(shè)計(jì)人員更多協(xié)同。

不僅是RDL Netlist、線路布局(Place & Route)的工具需要更新，設(shè)計(jì)人員還需要更多設(shè)計(jì)模擬工具來(lái)解決多晶片所衍生的電源一致性(PI)、訊號(hào)一致性(SI)、電磁相容(EMC)、散熱(Thermal)等問(wèn)題。

首先EDA工具需要在芯片互聯(lián)接口的標(biāo)準(zhǔn)化方面進(jìn)行改進(jìn)；其次是可擴(kuò)展性，Chiplet下芯片設(shè)計(jì)工程師需要同時(shí)對(duì)多個(gè)chiplets進(jìn)行布局和驗(yàn)證。

由于其需要采用堆疊方式進(jìn)行設(shè)計(jì)，那么將十分考驗(yàn)散熱能力；對(duì)于EDA工具的要求就在于，如何保障不同chiplets間堆疊后產(chǎn)生的熱度不會(huì)損壞芯片。

相比之下，頭部EDA公司可能會(huì)略早發(fā)現(xiàn)這些挑戰(zhàn)，不過(guò)由于行業(yè)都還在對(duì)此探索，因此不會(huì)有太大差距。

從當(dāng)下Chiplet的角度來(lái)看：在相關(guān)標(biāo)準(zhǔn)還沒(méi)完全確定，相關(guān)廠商提出的基礎(chǔ)能力和標(biāo)準(zhǔn)各不相同的前提下；相關(guān)頭部EDA公司在Chiplet領(lǐng)域是與國(guó)內(nèi)和海外公司共同推進(jìn)生態(tài)、制定標(biāo)準(zhǔn)的發(fā)展進(jìn)程，因此對(duì)于中國(guó)廠商來(lái)說(shuō)是一個(gè)機(jī)會(huì)。

就如作為全球排名第一的EDA解決方案供應(yīng)商，新思科技也在致力于與國(guó)內(nèi)的眾多芯片設(shè)計(jì)公司一同探索相關(guān)Chiplet解決方案：

新思科技中國(guó)區(qū)副總經(jīng)理朱勇強(qiáng)調(diào)：要使Chiplet做到通用化，不僅需要類似于UCIe等協(xié)議的定義，還需要國(guó)內(nèi)外更多設(shè)計(jì)廠商的一同探索與發(fā)展；

新思科技對(duì)其保持一個(gè)歡迎的態(tài)度，如果將來(lái)標(biāo)準(zhǔn)能夠普及開來(lái)，對(duì)國(guó)內(nèi)的廠商更快地推出自己的Chiplet產(chǎn)品也是有益的。

當(dāng)然，相較于設(shè)計(jì)工具，Chiplet的IP新理念也至關(guān)重要。

一些半導(dǎo)體IP核以硅片的形式提供，IP即是chiplets，旨在以芯粒形式實(shí)現(xiàn)IP的“即插即用”和“重復(fù)利用”。

以解決原有先進(jìn)制程工藝芯片面臨的性能與成本的矛盾，并降低較大規(guī)模芯片的設(shè)計(jì)時(shí)間和風(fēng)險(xiǎn)，實(shí)現(xiàn)從傳統(tǒng)SoC封裝的IP到先進(jìn)封裝中以獨(dú)立的chiplets形式呈現(xiàn)的IP。

Chiplet的IP新理念

Chiplet的IP新理念在為芯片降低成本及加速產(chǎn)品迭代上至關(guān)重要：

如果在芯片設(shè)計(jì)階段，就將大規(guī)模的SoC按照不同的功能模塊分解為一個(gè)個(gè)的chiplets，那么部分chiplets則可以做到類似模塊化的設(shè)計(jì)，而且可以重復(fù)運(yùn)用在不同的芯片產(chǎn)品當(dāng)中。

這樣可以極大降低芯片設(shè)計(jì)的難度和設(shè)計(jì)成本，同時(shí)也有利于后續(xù)產(chǎn)品的迭代，加速產(chǎn)品的上市周期。

Chiplet的IP新理念在為降低芯片設(shè)計(jì)難度及提升靈活性上至關(guān)重要：

對(duì)于很多SoC廠商來(lái)說(shuō)，原來(lái)設(shè)計(jì)一款大型的SoC芯片時(shí)，需要將大量第三方IP與自己的IP整合到一起，形成一個(gè)統(tǒng)一的SoC，然后采用同一個(gè)制程工藝進(jìn)行制造：

而如果采用Chiplet模式，芯片設(shè)計(jì)廠商可以直接選擇第三方的基于適合的工藝制程的以chiplets形式提供的IP，然后再通過(guò)先進(jìn)封裝技術(shù)將chiplets封裝在一起即可；這樣可以極大的降低芯片設(shè)計(jì)難度，提升靈活性和效率。

審核編輯：劉清