“3納米量產在即，2納米2025年量產!”這是臺積電總裁魏哲家在公司2022年技術論壇上透露的重磅信息之一。目前，世界上能掌握5納米芯片工藝技術的還只有臺積電和三星。而三星在3納米芯片上率先實現了量產，似乎從工藝技術上實現了反超。

然而，臺積電和三星這對最大的競爭對手，仍然在先進芯片工藝技術上“內卷”。正如魏哲家對外透露的信息那樣，2納米芯片工藝將成為新的技術戰場。據悉，臺積電2納米芯片將采用全新的nanosheet工藝，以保持在世界先進芯片工藝上的領先性。

透露的三大重磅信息

據悉，臺積電在本次技術論壇上主要透露以下三點信息：一是半導體產業正發生三大改變;二是低端芯片短缺成為供應鏈瓶頸;三是3納米量產在即，2納米2025年量產。

其中，半導體制造三大改變主要體現在：一是光靠晶體管驅動技術效能提升已不足以滿足需求，需要三維集成電路(3D IC)先進封裝技術提升芯片效能;二是應用端導入半導體元件含量將持續增加，并帶動成熟工藝需求增長，特別是汽車芯片每年都增加15%;三是供應鏈從全球化向本土化、區域化的改變，全球各國都推出半導體產業政策，吸引半導體企業在本土設廠，使得高效率的全球化供應系統成為過去式，所有成本會急速增加，供應鏈管理愈加重要。

盡管業界一直都在目前芯片供求關系上有一個共同的認知，即“芯片短缺是客觀存在的，但短缺并不包含中低端芯片，缺的都是類似7nm以下的高端芯片”，但魏哲家卻表示，目前價值50美分-10美元的低端芯片普遍短缺，而且低端芯片短缺正成為供應鏈瓶頸。

當然，他也舉例以支撐其觀點。比如，荷蘭ASML難以獲得EUV光刻機使用的、價格10美元的芯片，導致設備無法按時出貨;50美分的無線電芯片短缺阻礙了價值5萬美元的汽車生產;此前英偉達官方也曾表示，低端芯片如電源轉換器和收發器的短缺，致使公司得不到足夠的設備，這關系到公司能不能生產更多的數據中心產品。

對于先進芯片工藝，魏哲家表示，“臺積電5納米量產已進入第3年，累計生產200萬片，世界上沒有任何一家公司產量比臺積電多，也甚至沒有一家公司有超過臺積電一半的量。”據透露，目前臺積電的技術每年都在進步，現在5納米家族成員還包括4納米、N4P納米、N4X納米。

魏哲家表示，“3nm確定在今年下半年量產，但當初采用哪種工藝，考慮了很久，最終決定繼續使用FinFET。到2nm則采用全新的nanosheet工藝，將于2025年量產。”

臺積電3納米FinFET工藝有挑戰

目前摩爾定律續命的道路上有兩個阻礙：一是短溝道效應;二是量子隧穿。

相對而言，FinFET技術的優勢在于緩解了短溝道效應帶來的漏電問題和減小柵長度時帶來的輸出電阻問題，同時只需要把Fin的高度增加，就可以提高器件的驅動能力。因此，FinFET技術擊敗了自己的“孿生兄弟”FD SOI，成為了foundry的寵兒，扛起了引領IC產業進步的大旗。

不過，在芯片技術工藝進入個位數之后，FinFET遇到兩個難以解決的問題：1. 在有效柵長15nm，Fin在5nm時，FinFET遇到了嚴重的靜電問題;2.隨著工藝節點不斷縮小，FinFET里面Fin的個數需要從兩個削減到一個，就會使得器件的工作性能降低，為了補償因為Fin個數損失的性能，需要把Fin的高度做得更高，但這會讓工藝更加復雜，器件也更加難以大規模集成。

為此，基于GAA工藝的各種結構被不斷提出，進而取代FinFET，比如三星已基于GAA工藝實現3納米芯片的量產。

不同于三星3納米芯片采用的GAA工藝，臺積電仍會沿用FinFET技術，主要考量是客戶在導入5納米制程后，采用同樣的設計即可導入3納米制程，可以持續帶給客戶有成本競爭力、效能表現佳的產品。之前有業界信息，臺積電3納米芯片預計今年三季度下旬開始投片量會大幅拉升，四季度則開始進入量產階段。不過，魏哲家表示，“3納米有說不出的困難，目前已快要量產，客戶相當踴躍，且有許多客戶參與其中，但是工程能力有點不足，正盡量努力中。”

如何實現2納米芯片?

至于更先進的2納米芯片工藝，以及面對三星宣稱“到2030年超車臺積電，取得全球邏輯晶片代工龍頭地位”，臺積電自然不敢懈怠，且正積極投入2納米研發，并獲得重大技術突破。

全環繞柵(gate-all-around：GAA)技術是FinFET技術的演進，是一種用來抑制短溝道效應的技術。其實，GAA技術不是什么新鮮的技術。早在1990年，IMEC在開發抗輻射元器件時，為降低器件的氧化層厚度，提出了用高質量的氧化層環繞硅膜的概念。這是GAA概念被首次提出。該器件在被制作出來之后，發現柵對于溝道的控制能力大大改善，器件工作性能得到極大優化。但鑒于其工藝復雜且為非平面結構，受當時的半導體工藝所限，故該器件未進行大規模應用。

不過，基于FinFET在3納米以下碰到的技術瓶頸，臺積電在2納米上必然會選擇切入GAA技術。

在公司技術論壇上，魏哲家表示，臺積電2納米技術和3納米技術相比，在相同功耗下，速度增快10-15%，或在相同速度下，功耗降低25-30%。同時，他也透露，臺積電2納米將用新的納米片(nanosheet)技術，會在2025年量產，屆時還是電晶體密度最小、效能最佳的先進制程技術。

“在3nm以下，很難再使得單個晶體管的性能再有提升，能做的只是提高集成度，降低功耗。”有專業人士表示。根據該專業人士分析，這種Nanosheet技術可以理解為柵極環繞多個溝道，多個溝道之間相互堆疊，以達到極佳的溝道控制能力。同時，為了進一步地增加集成度，還可能直接通過將晶體管堆疊，即把NMOS堆在PMOS上面，以此設計SRAM單元，可以減少高達50%的面積。

因此，從3納米到2納米，我們也不必過于神化先進工藝帶來的變化。很多人都會相信，不管我們怎樣續命，摩爾定律總會有終結的一天，畢竟一個硅晶胞的邊長也無法再小，過分追逐先進工藝已并不明智。而摩爾定律所定義的“晶體管數量翻一番”，是否能理解為“單位面積上的晶體管所構成的電路性能提升一倍?”

編輯：黃飛