從正式發布至今，PCI Express (PCIe) 發展迅速，在現代數字世界中無處不在，已經成為高性能計算、人工智能/機器學習(ML)加速器、網絡適配器和固態存儲等應用不可或缺的一項技術。不僅如此，PCIe 技術近期在速度和延遲方面取得的突破讓其在存儲器架構中也獲得了廣泛應用(例如通過 PCIe/CXL 插槽連接的持久內存和 DRAM)。

人工智能/機器學習(ML)應用的變革以及企業工作負載加速遷移至云端的趨勢，持續推動數據流量前所未有的增長。為了應對未來對數據帶寬的需求，PCI-SIG 于2019 年發布了 PCIe 6.0，將數據傳輸速率翻倍至 64GT/s。最終版 PCIe 6.0 標準已于 2022年1月正式發布。

圖1：IO 帶寬增長預測和 PCIe 標準的演化

PCIe 6.0 的主要挑戰

將 I/O 帶寬從 PCIe 5.0 的 32GT/s 翻倍至 64GT/s 給信號完整性(SI)帶來了巨大挑戰。PCIe 向后兼容的需求必須持續支持 PCB、連接頭和擴展卡等傳統通道。數據速率為 32GT/s 且采用不歸零制(NRZ)編碼時，傳統通道的插入損耗總和在奈奎斯特頻率(16GHz)下可達到36dB以上;當速率提升至64GT/s NRZ 時，奈奎斯特頻率翻倍至 32GHz，通道的頻率相關損耗將增加到 70dB 以上。如此的全通道信號損失將令噪音完全無法識別，傳輸的數據將無法被有效還原。

PAM4 加持 PCIe

將信號調制模式從非歸零編碼(NRZ)改至四電平脈沖幅度調制(PAM4)是 PCIe 6.0 克服通道信號損失挑戰的方法。

PAM4 是一種多電平信號傳輸技術，每個單位時間(UI)傳輸2比特，而 NRZ 每個單位時間僅傳輸1比特(見圖2)。采用 PAM4 信號調制技術的PCIe 6.0 每個 UI 可以傳輸2比特數據，數據速率在奈奎斯特頻率不變的情況下增加一倍，成為 PCIe 6.0 的一大優勢。通道損失也因此與 PCIe 5.0 一樣可控。

圖2：PAM4 信號調制

然而，升級至采用 PAM4 信號調制的 PCIe 版本還需要解決一系列挑戰，并應對因此導致的復雜性上升。幸運的是，Cadence 對 PAM4 并不陌生。早在 2017 年，Cadence 就通過對 Nusemi 公司的收購開始研發112Gb/s 的 PAM4 技術。

今天，Cadence 已經是多個先進 FinFET 節點下 112G/56G PAM4 SerDes IP 的領先供應商，客戶使用我們的 IP 已經開發出多項成功的芯片設計。

協議更新，為效率而生

PIPE 到控制器的接口也升級到了 6.0 版本，延遲進一步降低。

PCIe 6.0 標準引入了流控制單元的概念(FLIT)，與 PAM4 所需的前向糾錯(FEC)高效協同，為采用最常見配置的主流負載提供更低的延遲。

PCIe 前代版本通過動態鏈路帶寬和低功耗狀態實現節能。但在此過程中，動態鏈路帶寬會干擾數據流的傳輸。PCIe 6.0 采用全新的低功耗狀態 L0p，可在不干擾數據流的前提下允許功耗相對帶寬的按比例調整。

Cadence 針對 PCIe 6.0 的完整 IP 解決方案

圖3：Cadence 的 PCIe PHY 和控制器解決方案

Cadence 致力于引領行業采用最新的 PCIe 6.0 標準，用 PCIe 6.0 IP 解決方案應對前沿領域快速變革的技術需求。

過去 20年，Cadence 一直是 PCIe PHY 和控制器的領先供應商。采用 Cadence 領先的 PAM4 技術以及經過驗證的112G/56G PAM4 以太網 PHY IP，結合在 PCIe 領域深厚的經驗，Cadence 致力于為市場提供最先進的 PCIe 6.0 PHY 和控制器 IP。

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原文標題：成熟的PCIe 6.0 IP可極大降低復雜系統開發難度

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審核編輯：湯梓紅