用國產EDA工具做芯片是什么樣的體驗(route篇）

05 Route

接下來進入繞線部分，route的部分跟place和cts一樣，也是分成布線和優化兩部分，route常用到的操作有三部分:

繞線時需要用到一些特殊的繞線規則，我們舉例說明：

實際調用這些特定的繞線規則時，把command中的set替換為assign即可。 在AG里的route部分，route和opt被整合成了一個超級命令route_optimize 一如USB接口的發展史一樣，從早先的Type A/B傻大粗笨易插錯。到現在Typc-c一統天下，連喜歡自己搞一套的Apple都慢慢轉向Type-c。 EDA的各個工具廠商也是一樣，都喜歡使用超級命令來控制各個步驟的運行，原因主要是精簡流程和減少人為干涉造成的問題。帶來的問題就是一出錯Debug原因就變得比較復雜（當然對于購買的正版的公司可以祭出召喚AE的終極大招）。 理論上route_optimize完的數據基本接近signoff，加上filler，分析完時序、設計規則等等signoff標準后，直接輸出各類交付數據。 上面大致就是拿國產APR工具Aguda去做Verilog2Gds的過程。

一點感想

在這次完整走完國產工具的APR flow后，有了真實體驗才有發言權，來講一講對于EDA甚至半導體行業的看法。從ZTE被制裁開始，到華為等一眾上了“實體名單”后，媒體們開始狂轟濫炸，半導體相關的標簽映入各位看客的眼簾。

“新冠”疫情后的消費電子品需求暴增更是直接引起了“缺芯”狂潮，甚至隔壁熱心大媽第一次搞清楚我是造芯片的而不是干挨踢的（IT），然后一個勁問我“缺鋅”補哈爾濱制藥的藍瓶管不管用。環境造就了這么一鍋熱湯，真正身處其中的“IC牛蛙”們才真的冷暖自知。媒體們天天喊“卡脖子”，嚴重了講幾乎是“卡身子”，卡得巧手硅農難為無米之炊；BAT玩剩下的人均百萬，跑到IC圈來還未綻放已然萎縮，然后留下996和007的“福報”。 我不喜歡喋喋不休地討論分析說我們沒有這個那個，所以做不了一二三四然后挨了揍；我喜歡說手頭有點啥先做點啥，別把“彎道超車”這種交通法明確規定違法的行為，當成了蛇精的如意反復念叨“快快顯靈”。

沒有的東西我們一時半會兒也不會馬上有，有的東西可以大膽嘗試用起來，尤其像APR這種可以通過時序分析、形式驗證、后端仿真、物理驗證等工具進一步驗證其結果的正確性的工具。可以用大的格局說我們要做完整的數字電路設計的全流程工具，但突破點可以是APR、可以是ECO甚至更細節的某個步驟中的點工具，知微見著，不積“硅”步無以至千里，半導體發展的鐵律早就寫死在古書里了。

所以，如果上天給我再來一次的機會的話，我會對Aguda說三個字：“再試試 !”

往期回顧

DataPrep 篇

FloorPlan 篇

Place&CTS篇

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原文標題：用國產EDA工具做芯片是什么樣的體驗

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審核編輯:湯梓紅