簡介

數(shù)據(jù)采集系統(tǒng)的設(shè)計人員—特別是需要在過程控制或自動化系統(tǒng)中進(jìn)行精密測量的設(shè)計人員—已經(jīng)習(xí)慣地將他們的系統(tǒng)設(shè)計為在第一那奎斯特區(qū)域內(nèi)運(yùn)行，這只意味著最大輸入頻率必須被限制在少于一半采樣頻率的范圍內(nèi)。所以，如果你搭建了一個系統(tǒng)，用于捕捉最大頻率為20KHz的音頻，那么你必須在40KHz頻率以上進(jìn)行采樣，以確保捕獲到最高頻分量。

混疊

那么，當(dāng)你不遵循這個規(guī)則時，系統(tǒng)會發(fā)生什么情況呢？我們假定，你在15kHz上對模擬信號進(jìn)行采樣，此時的頻率分量高達(dá)20kHz—你將最終遇到“混疊”問題，或者將上部分量折疊進(jìn)入輸入信號的工作頻段（請見圖1）。這些混疊信號將增加到原始信號上，并且將無法把已混疊頻率分量與原始信號區(qū)分開來。

圖1：輸入信號與第二那奎斯特區(qū)域產(chǎn)生交叉，并被混疊進(jìn)入信號的工作頻段

在大多數(shù)情況下，捕捉模擬信號，并且不遵守那奎斯特采樣規(guī)則的系統(tǒng)被認(rèn)為是“不良系統(tǒng)”，并且需要在模數(shù)轉(zhuǎn)換器 (ADC) 的輸入前放置一個抗混疊濾波器，以防止頻率分量交叉進(jìn)入上部那奎斯特區(qū)域。然而，有時候這是一個好事情。

在運(yùn)行于超高頻模式下的射頻 (RF) 系統(tǒng)中，處理器（或者一個現(xiàn)場可編程門陣列 [FPGA]）與數(shù)據(jù)轉(zhuǎn)換器之間移動的數(shù)據(jù)量會是十分可觀的—特別是在系統(tǒng)運(yùn)行在第一那奎斯特區(qū)域內(nèi)更是如此（或者只簡單稱為“第一那奎斯特”）。例如，運(yùn)行在第一那奎斯特區(qū)域內(nèi)，輸出頻率為1GHz的數(shù)模轉(zhuǎn)換器 (DAC)，為了實(shí)現(xiàn)所需的頻率內(nèi)容，它需要將輸出設(shè)定在2GHz以上。

這對于ADC也用樣適用—如果RF子系統(tǒng)的輸入的工作頻段在900MHz與1GHz之間，那么ADC必須在2GHz以上采樣，以便將所有的頻率內(nèi)容置于第一那奎斯特區(qū)域內(nèi)。

將那奎斯特混疊變?yōu)閮?yōu)勢

技巧在于將混疊（或者稱為頻率折疊）為你所用。通過對數(shù)據(jù)轉(zhuǎn)換器進(jìn)行欠采樣，更高頻率內(nèi)容將混疊進(jìn)入所有的較低那奎斯特區(qū)域（請見圖2）。你需要絕對確保沒有任何內(nèi)容在較低頻段內(nèi)終止—較低區(qū)域內(nèi)的任何噪聲或頻率分量也將被混疊進(jìn)入第一那奎斯特區(qū)域。好消息是，如果這是一個第一那奎斯特系統(tǒng)，那么數(shù)據(jù)轉(zhuǎn)換器的數(shù)據(jù)速率只是所需RF輸入采樣率的幾分之一。欠采樣極大地減少了被提供給數(shù)字信號處理器 (DSP) 或FPGA的采樣數(shù)據(jù)速率。

圖2：欠采樣時，較高階頻率分量被折疊進(jìn)入較低那奎斯特區(qū)域

ADC唯一一個主要要求就是輸入帶寬對于輸入頻率來說必須是充足的，否則的話，信號將失真。例如，ADC12J2700可以采樣高達(dá)2.7GSPS，但是它具有一個大于3GHz的輸入帶寬，從而使得輸入信號超出最大采樣率，因此將它們折疊進(jìn)入較低區(qū)域。還有一些其它注意事項(xiàng)已經(jīng)超出了本篇博文的范圍，不過，總的說來，這個技巧使你不用對付極高數(shù)據(jù)速率，以及處理要求。

如果你正在設(shè)計一個高性能數(shù)字RF系統(tǒng)，你也許想使用這個方法，連同合適的DAC或ADC來開展設(shè)計工作。在設(shè)計正確時，這個方法可以極大地簡化這些系統(tǒng)的處理和數(shù)據(jù)流要求。

其它資源

• 閱讀模擬接線 (Analog Wires) 博文，“ADC中的混疊：并不是所有的信號都與它們看起來一樣。”
• 在這篇博文中進(jìn)一步了解RF采樣，以及混疊如何成為你的好朋友。
• 在我們的數(shù)據(jù)轉(zhuǎn)換器學(xué)習(xí)中內(nèi)尋找超過100個數(shù)據(jù)轉(zhuǎn)換器技術(shù)資源。
• 閱讀TI的白皮書，“為什么在欠采樣夠用的時候使用過采樣？”
• 進(jìn)一步了解ADC12J2700。