賽靈思 Versal 自適應計算加速平臺 （ACAP） 設計方法論是旨在幫助精簡 Versal 器件設計進程的一整套最佳實踐。鑒于這些設計的規模與復雜性，因此必須通過執行特定步驟與設計任務才能確保設計每個階段都能成功完成。

本指南將分為以下五大章節，遵循指南里的步驟和最佳實踐進行操作，將有助于您以盡可能最快且最高效的方式實現期望設計目標。

PART 1

仿真流程

為了應對仿真范圍、仿真抽象和仿真目的等方面的不同需求，賽靈思為 Versal ACAP 設計的各組件提供了專用的流程，包括 AI 引擎、PS 和 PL。此外，賽靈思還支持對由 PL、PS 和（可選）AI 引擎組件組成的完整系統進行協同仿真。

具體章節提供了有關每個仿真流程的范圍和目的的詳細信息，請您下載完整版指南進行查閱。

PART 2

設計收斂

設計收斂包括滿足所有系統性能、時序和功耗要求，并成功確認硬件中的功能。在設計收斂階段，您可開始通過實現工具運行設計，因此首先需要考量的就是時序和功耗注意事項。

在此設計收斂階段、估算設計利用率，時序和功耗可以得到準確性更高的結果。這樣即可為您提供機會來重新確認時序和功耗目標是可達成的。為確認設計能夠滿足其要求，賽靈思建議制定時序基線和功耗基線。時序基線側重于在定義準確的時序約束之后，評估時序路徑。功耗基線則需要為 Vivado 提供正確的翻轉信息，以便確定準確的動態功耗信息。

當您基于基線開始迭代后，應在改善時序時復檢功耗數值。通常，建議您盡早開啟整套功耗節省功能，然后對導致出現時序問題的個別項進行縮減，這樣有助于達成適當的平衡，從而滿足設計收斂目標。在實現階段盡早聯動開展功耗分析和時序分析能夠節省工程設計時間，實現更準確的工程規劃。這樣即可留出更多時間用于探索各種工程設計解決方案，不至于在設計周期后期才發現更合適的解決方案。

PART 3

系統性能收斂

Versal 器件是圍繞異構計算引擎來構建的，這些引擎通過 NoC 或 PL 彼此相連并通過高性能收發器和 I/O 連接到外部系統。在系統應用與映射階段，器件接口和總體計算要求可用于指定器件中實現的每個計算和控制功能的目標性能。每個功能都設計為映射到最合適的硬件資源，此類資源使用對應編程語言和編譯軟件（例如，對應嵌入式處理器系統使用系統軟件，對應 AI 引擎或 PL 內核使用 C/C++ 語言、對應高性能 PL 內核或固件則使用 RTL 等）。

各設計團隊必須先在功能級別確認功能和期望的性能，然后再將其集成到部分系統應用或整個系統中。在集成階段中，功能可能失效，且性能可能降級。由于 Versal 器件所支持的系統應用的復雜性和異構性質，因此必須事先明確并規劃分析和調試方法論。

Vitis 和 Vivado 工具均為綜合性且互補性的設計環境，可提供在硬件中進行功能仿真、設計特性報告以及數據測量或探測所需的所有功能。具體章節提供了分步驟分析方法建議，詳情請下載完整版指南進行查閱。

PART 4

配置與調試

成功完成設計實現后，下一步就是將設計加載到器件中并在硬件上運行。配置是指將特定應用的數據加載到器件內部存儲器中的過程。如果設計在硬件上不滿足要求，則需要進行調試。具體詳細信息，可參閱相關資源獲取。

PART 5

確認

Versal ACAP 的多種不同計算域給傳統 FPGA 確認方法帶來了諸多挑戰。除了可編程邏輯和處理器子系統外，Versal器件還包含 AI 引擎，使系統確認任務比傳統 FPGA 更復雜。

此確認方法是圍繞以下關鍵概念構建的：

? 塊/IP 確認：PL 內各 RTL 和 HLS IP 可先單獨確認，然后再執行系統集成。

? AI 引擎確認：位于接口級別的 AI 引擎可視作為 AXI-MM 或 AXI4-Stream IP。

? 系統確認：完成各塊確認后，即可確認整個系統、使用處理器來協調數據流、測試矢量生成、監控等。

責任編輯：haq