国产精品久久久aaaa,日日干夜夜操天天插,亚洲乱熟女香蕉一区二区三区少妇,99精品国产高清一区二区三区,国产成人精品一区二区色戒,久久久国产精品成人免费,亚洲精品毛片久久久久,99久久婷婷国产综合精品电影,国产一区二区三区任你鲁

0
  • 聊天消息
  • 系統(tǒng)消息
  • 評論與回復
登錄后你可以
  • 下載海量資料
  • 學習在線課程
  • 觀看技術視頻
  • 寫文章/發(fā)帖/加入社區(qū)
會員中心
創(chuàng)作中心

完善資料讓更多小伙伴認識你,還能領取20積分哦,立即完善>

3天內不再提示

如何關聯ELF輸出文件并使用vivado對系統(tǒng)進行行為仿真

電子設計 ? 來源:電子設計 ? 作者:電子設計 ? 2022-02-08 11:18 ? 次閱讀
加入交流群
微信小助手二維碼

掃碼添加小助手

加入工程師交流群

作者:falwat

版權聲明:本文為博主原創(chuàng)文章,遵循 CC 4.0 BY-SA 版權協(xié)議,轉載請附上原文出處鏈接和本聲明。

本文鏈接:https://blog.csdn.net/falwat/article/details/86171571

本文介紹如何在教程(三)基礎上, 關聯ELF輸出文件并使用vivado對系統(tǒng)進行行為仿真

關聯ELF 文件

在vivado 開發(fā)教程(三) 在SDK中創(chuàng)建應用工程 中, 新建的工程經構建最終會生成ELF 輸出文件。 ELF 文件是一種用于二進制文件、可執(zhí)行文件、目標代碼、共享庫和核心轉儲格式文件(參考:百度百科)。 可以在教程(三)中新建的“test”工程和導入的例程下找到。

切回Vivado, 在塊設計文件“system.bd”上右鍵,選擇菜單“Associate ELF Files.。.”關聯ELF文件。

在彈出的對話框中,點擊“Simulation Sources | sim_1 | system_i | microblaze_0 ”樹右側的“。..”按鈕, 彈出選擇文件對話框。

點擊“Add Files.。.” 按鈕,添加ELF文件。

切換目錄至“D:/Projects/test/test.sdk/test_bsp_xgpio_low_level_example_1/Debug”,選中“test_bsp_xgpio_low_level_example_1.elf”, 添加至列表中, 選中新加入的ELF文件并點擊“OK”完成。

在工程管理視圖 | “Sources”窗口 | “Simulation Sources”文件集 | sim_1 | ELF 下能夠看到剛剛關聯上去的ELF文件。

新建激勵文件

點擊“Sources”窗口頂部的“+”按鈕, 打開添加源文件對話框。 選中“Add or create simulation sources”, 點擊“Next”繼續(xù)。

點擊“Create File”按鈕, 在創(chuàng)建源文件對話框中, 輸入文件名。 點擊“OK”, 點擊“Finish”。

在彈出的“Define Module”對話框中, 點擊“OK”即可。 激勵文件不需要有定義輸入輸出端口

雙擊打開“sim_system.v”文件, 復制“system_wrapper.v”文件中的如下內容到“sim_system.v”的模塊中。

wire [7:0]led_8bits_tri_o;

wire reset;

wire rs232_uart_rxd;

wire rs232_uart_txd;

wire sysclk_125_clk_n;

wire sysclk_125_clk_p;

system system_i

(.led_8bits_tri_o(led_8bits_tri_o),

.reset(reset),

.rs232_uart_rxd(rs232_uart_rxd),

.rs232_uart_txd(rs232_uart_txd),

.sysclk_125_clk_n(sysclk_125_clk_n),

.sysclk_125_clk_p(sysclk_125_clk_p));

修改sim_system.v“文件中, system_i的輸入信號為”reg“類型, 編寫”initial“塊對輸入信號進行初始化, 為時鐘信號編寫激勵, 將”timescale“ 設置為”1ns / 1ns“。 最終生成的代碼如下所示:

`timescale 1ns / 1ns

module sim_system;

wire [7:0]led_8bits_tri_o;

reg reset;

reg rs232_uart_rxd;

wire rs232_uart_txd;

reg sysclk_125_clk_n;

wire sysclk_125_clk_p = ~sysclk_125_clk_n;

system system_i

(.led_8bits_tri_o(led_8bits_tri_o),

.reset(reset),

.rs232_uart_rxd(rs232_uart_rxd),

.rs232_uart_txd(rs232_uart_txd),

.sysclk_125_clk_n(sysclk_125_clk_n),

.sysclk_125_clk_p(sysclk_125_clk_p));

initial begin

reset = 1;

rs232_uart_rxd = 1;

sysclk_125_clk_n = 0;

#100;

reset = 0; // 復位完成

end

always #4 sysclk_125_clk_n = ~sysclk_125_clk_n; // 125M

endmodule

從”Source“窗口中,選中激勵文件”sim_system.v“, 右鍵選擇菜單”Set as Top“, 將激勵文件設置為頂層。

o4YBAGAKDX2ANnkqAAB_BXrXtdQ397.png

點擊左側”Flow Navigator“工具窗口中的”Simulation“ | ”Run Simulation“, 點擊”Run Behavioral Simulation“, 運行行為仿真。

o4YBAGAKDbuAWrxzAAAmKOa_AGY010.png

編譯成功后會自動打開仿真(”SIMULATION“)視圖, 主工具欄會增加如下幾個工具圖標:

為了能夠快速看出仿真效果,縮短仿真時間, 在SDK 中修改”xgpio_low_level_example.c“文件中的宏常量”LED_DELAY“ 改為1000 并保存, SDK在保存后會自動進行編譯, 更新ELF文件。

#define LED_DELAY 1000

切回Vivado, 點擊重新仿真(”Relaunch Simulation“)按鈕。

設置仿真時間為500us, 點擊運行指定時間(”Run for 500us“)按鈕。最終的仿真時序圖如下所示。

審核編輯:何安

聲明:本文內容及配圖由入駐作者撰寫或者入駐合作網站授權轉載。文章觀點僅代表作者本人,不代表電子發(fā)燒友網立場。文章及其配圖僅供工程師學習之用,如有內容侵權或者其他違規(guī)問題,請聯系本站處理。 舉報投訴
  • Vivado
    +關注

    關注

    19

    文章

    857

    瀏覽量

    71100
收藏 人收藏
加入交流群
微信小助手二維碼

掃碼添加小助手

加入工程師交流群

    評論

    相關推薦
    熱點推薦

    利用 NucleiStudio IDE 和 vivado 進行軟硬件聯合仿真

    本文利用NucleiStudio IDE 和 vivado 對 NICE demo協(xié)處理器進行軟硬件聯合仿真。 1. 下載demo_nice例程:https://github.com
    發(fā)表于 11-05 13:56

    Hbirdv2在vivado2018.3上的仿真工作

    設置為頂層文件進行仿真 5、觀察波形,檢查其結果是否與預期一致 四、總結 本次分享主要是對在vivado中對蜂鳥E203行為
    發(fā)表于 10-31 08:43

    利用vivado實現對e200_opensource 蜂鳥E203一代的仿真

    最后,點擊run simulation進行 行為仿真 得到最后的仿真結果如圖所示 本文參考論壇內另外兩篇文章: [1] 在Windows環(huán)境下用
    發(fā)表于 10-31 06:14

    Vivado仿真e203_hbirdv2跑whetstone跑分(開源)

    環(huán)境:Vivado2018.3、NucleiStudio_IDE_202102-win64 內容:Vivado仿真e203_hbirdv2跑whetstone跑分 以下提供可以在Viv
    發(fā)表于 10-27 07:21

    VIVADO中對NICE進行波形仿真的小問題的解決

    分別如下圖 可以看到,輸出運算結果的pritnf函數被#ifdef所定義,所以我們如果想在VIVADO的控制臺看到輸出結果,要先在main.c中定義DEBUG_INFO,如下圖 這樣,將編譯后生成的.verilog
    發(fā)表于 10-27 06:41

    沒有開發(fā)板的情況,在Vivado進行蜂鳥E203的基礎內核的drystone跑分

    e203_hbirdv2-masterriscv-toolsfpga_test4simdhrystone4simdhrystone.verilog,然后這里我們?yōu)榱吮WC在仿真時有訪問文件的權限,因此我們首先必須將上述文件與tb.
    發(fā)表于 10-27 06:35

    vivado進行benchmark跑分(微架構優(yōu)化之前)

    /community-topic-id-1266.html 在這一步出錯)不要修改170行左右testcase語句: 如果修改保存文件行為仿真中會
    發(fā)表于 10-24 09:39

    沒有開發(fā)板的情況下,在Vivado進行蜂鳥E203的基礎內核的drystone跑分

    e203_hbirdv2-masterriscv-toolsfpga_test4simdhrystone4simdhrystone.verilog,然后這里我們?yōu)榱吮WC在仿真時有訪問文件的權限,因此我們首先必須將上述文件與tb.
    發(fā)表于 10-24 07:36

    vcs和vivado聯合仿真

    我們在做參賽課題的過程中發(fā)現,上FPGA開發(fā)板跑系統(tǒng)時,有時需要添加vivado的ip核。但是vivado仿真比較慢,vcs也不能直接對添加了viv
    發(fā)表于 10-24 07:28

    如何在vivado上基于二進制碼對指令運行狀態(tài)進行判斷

    a0 -8 為例 獲取相應的二進制碼將其轉換為16進制導入vivado,方法就是將代碼文件修改為.verilog文件并存入蜂鳥的tb文件夾,在vi
    發(fā)表于 10-24 06:46

    vivado上基于二進制碼對指令運行狀態(tài)進行判斷

    a0 -8 為例 獲取相應的二進制碼將其轉換為16進制導入vivado,方法就是將代碼文件修改為.verilog文件并存入蜂鳥的tb文件夾,在vi
    發(fā)表于 10-24 06:31

    Nucleistudio+Vivado協(xié)同仿真教程

    (e203_hbirdv2-mastere203_hbirdv2-mastertbtb_top.v),然后修改我們要驗證的仿真文件對應路徑, 最后在Vivado進行行為
    發(fā)表于 10-23 06:22

    vivado仿真時GSR信號的影響

    利用vivado進行設計xilinx FPGA時,寫完設計代碼和仿真代碼后,點擊run simulation(啟動modelsim進行仿真
    的頭像 發(fā)表于 08-30 14:22 ?1360次閱讀
    <b class='flag-5'>vivado</b><b class='flag-5'>仿真</b>時GSR信號的影響

    ESP32驅動SPIFFS進行文件操作

    本篇文章介紹如何在ESP32開發(fā)板上使用SPIFFS(SPI Flash File System)進行文件操作。看下如何初始化SPIFFS文件系統(tǒng)、讀取文件、列出文件、刪除
    的頭像 發(fā)表于 08-05 18:11 ?4260次閱讀
    ESP32驅動SPIFFS<b class='flag-5'>進行文件</b>操作

    飛凌嵌入式ElfBoard ELF 1板卡-文件系統(tǒng)常用命令之磁盤管理與維護常用命令

    ]...選項與參數:-k:以KBytes顯示容量;-m:以Mbytes顯示容量;-h:以易讀的方式自行顯示;-T:列出文件系統(tǒng)類型;示例一:顯示系統(tǒng)所有filesystem。root@ELF1:~# df
    發(fā)表于 06-24 11:26