大家好！轉(zhuǎn)眼又是年底了。這一年馬上要過去，不知道大家今年收獲到了什么呢？

高速ADC一直是個(gè)特別火的課題，無論是科研還是實(shí)際項(xiàng)目。與此同時(shí)，高速動(dòng)態(tài)comparator的設(shè)計(jì)也就隨之非常普遍。在這里，作者君想跟大家分享一下自己所采用的兩種對(duì)comparator input referred noise的仿真方法。大家有什么疑問或者經(jīng)驗(yàn)分享，請(qǐng)?jiān)谠u(píng)論區(qū)留言。

一個(gè)典型的dynamic comparator，如圖所示：

來自：Liu, Chun-Cheng, Soon-Jyh Chang, Guan-Ying Huang, and Ying-Zu Lin. "A 10-bit 50-MS/s SAR ADC with a monotonic capacitor switching procedure." IEEE Journal of Solid-State Circuits 45, no. 4 (2010): 731-740.

這篇來自CC.Liu的SAR ADC 設(shè)計(jì)，目前citations已經(jīng)過千，想必很多讀者都看過了。沒看過的建議去看看，確實(shí)是經(jīng)典。

對(duì)于一個(gè)這樣的comparator，沒有傳統(tǒng)的模擬pre-amp，整個(gè)電路都是dynamic的。因此，如何對(duì)input referred noise進(jìn)行仿真呢？作者君有如下兩種方法：

Transient noise

大致的思路是這樣的：

加一個(gè)快于實(shí)際工作的時(shí)鐘頻率；

在輸入端加一個(gè)DC的差（比如一端是0.5VDD，另外一端加0.5VDD+0.2mV);

計(jì)算仿真時(shí)間內(nèi)的counting number，和correct counting number（比如時(shí)鐘頻率是1GHz，仿真時(shí)間是1us，那么應(yīng)該是1000個(gè)counts；用viva的calculator計(jì)算正確的counts）；

掃描不同的輸入DC差之下，正確的counts的數(shù)量（比如輸入差是0.1mV，0.2mV，0.3mV，etc.);

當(dāng)正確的counts數(shù)量大約是84%的時(shí)候，我們認(rèn)為此時(shí)的input差就是一個(gè)sigma（50%+0.5*68%=84%)；

當(dāng)PVT改變的時(shí)候，可以不斷重復(fù)上面的步驟，來求得對(duì)應(yīng)的sigma；

Transient Noise settings and simulation results （Input difference is 0.1mV）

作者君的transient noise設(shè)置和仿真結(jié)果如上圖。可以看到，當(dāng)input的差別很小的時(shí)候（Vip大于Vin），本來應(yīng)該是只有Vop出現(xiàn)pulse，Von全部應(yīng)該是0。但是由于noise的存在，導(dǎo)致某些錯(cuò)誤的輸出。

按照前面的方法，用calculator計(jì)算出全部和正確的counts數(shù)量。可以看到，目前的正確counts大概是84%，也就是對(duì)于一個(gè)input referred noise sigma.

PSS+Pnoise

大致的思路是這樣的：

加一個(gè)快于實(shí)際工作的時(shí)鐘頻率；

在輸入端加一個(gè)DC的差；

采用PSS,PAC, Pnoise的仿真；

Pnoise計(jì)算出integrated output noise（用V^2/Hz作積分然后sqrt做開方）；

PAC計(jì)算出comparator的gain；

第四步得到的noise除以第五步得到的gain，就是input referred noise;

Input difference is 0.1mV.Pnoise integration is from 1Hz to 500MHz. The output noise is 34.86mV.With PAC gain of 51dB (363.584), the input referred noise is 0.096mV ~ 0.1mV.

相比于Transient noise，這種pnoise的方法一步就能得出input referred noise；所以也有paper專門對(duì)比過效率。

上面這張圖是input差為0.1mV時(shí)候的仿真結(jié)果。作者君又勤快了點(diǎn)，多跑了一個(gè)仿真：

Input difference is 0.2mV.Pnoise integration is from 1Hz to 500MHz. The output noise is 17.35mV.With PAC gain of 45dB (181), the input referred noise is 0.096mV ~ 0.1mV.

當(dāng)input差別變成0.2mV的時(shí)候，相對(duì)應(yīng)的輸出pnoise變小了差不多一半（34mV變成17mV），同樣的，PAC得到的增益gain也減小了一半。因此，最后得到的input referred noise也基本上沒變。

最后，對(duì)比一下transient noise 和Pnoise的結(jié)果，可以看到，我們拿到的input referred noise差不多都是0.1mV。哈哈哈，結(jié)果挺相符的，太棒了！（作者君這個(gè)comparator做得不錯(cuò)吧？加大input pair的size真的是挺有用的……就是面積有點(diǎn)大……囧）

參考文獻(xiàn)：

https://www.cadence.com/content/dam/cadence-www/global/en_US/videos/tools/custom-_ic_analog_rf_design/NoiseAnalyisposting201612Chalk%20Talk.pdf

https://www.researchgate.net/publication/270105586_Noise-aware_simulation-based_sizing_and_optimization_of_clocked_comparators

PS：關(guān)于加的時(shí)鐘頻率比實(shí)際工作頻率要高這點(diǎn)，作者君不是特別確定。希望讀者們可以給出評(píng)論。謝謝大家！

在正常的用vpwl sweep comparator一端，固定另外一端的transient仿真時(shí)，比如工作頻率是250MHz，可能出現(xiàn)因?yàn)闀r(shí)鐘上升沿剛好沒有對(duì)齊輸入過零點(diǎn)導(dǎo)致的誤差。這種情況下，加500MHz的時(shí)鐘，可能會(huì)避免出現(xiàn)這種誤差。

當(dāng)clock是250MHz的時(shí)候，因?yàn)閏lock的rising edge沒有對(duì)上，所以此時(shí)input的差是3mV，comparator對(duì)這個(gè)3mV的差做出了相應(yīng)的切換。所以這個(gè)3mV主要是clock的edge造成的，noise的原因非常小。

當(dāng)clock是500MHz的時(shí)候，因?yàn)閏lock的rising edge跟過零點(diǎn)非常接近，所以此時(shí)input的差是0.5mV，comparator對(duì)這個(gè)0.5mV的差做出了相應(yīng)的切換。

原文標(biāo)題：Comparator動(dòng)態(tài)噪聲的仿真

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