低相噪高純譜數字捷變頻合器的實現

摘要：介紹一種X波段頻率合成器的設計方案，此方案將直接式和數字鎖相相結合，完成快速捷變功能。

引言

現代雷達對頻率合成器相位噪聲、快速捷變能力、靈活多變的波形產生、帶內雜散提出越來越高的要求。全相參直接式頻率合成器具有較高的頻率穩定度，短的跳頻時間，直接式頻率合成器的缺點是雜散抑制，而且設備量龐大。鎖相頻率合成器的缺點在于如果環路總分頻比太大，會嚴重惡化輸出的相位噪聲；且頻率變換速度較慢。所以將直接倍頻與數字鎖相結合，利用開關的快速切換速度、直接倍頻的頻率穩定性、數字鎖相的靈活多變，完成方案的設計。

系統框圖

圖1為X波段頻率合成器原理框圖。

當數字鎖相環間歇工作(數字鎖相環只用于頻率捕獲)時，數字鎖相環鎖定時間需要40~50ms。這是由于在數字鎖相環停止工作期間環路濾波器輸出電壓總是處于飽和狀態，當數字鎖相環重新工作時必須經歷一段較長的恢復時間才能正常工作。數字鎖相環的頻率捕獲時間過長是它的缺點，但是它的數字接口靈活易變，一條環可完成多個穩定頻率點的需求,相應的設備量少。電子開關的速度為nS級，可完成快速捷變的需求。在頻率控制時稍加設計，就可將兩者的優點有效的結合起來。當開關由第一條環選向第二條環時，第二條環已在上一個時鐘穩定，捷變時間由開關決定；同時，第一條環由數字界面控制，改變頻率。如此類推，下一個時鐘時，當開關由第二條環選向第一條環時，第一條環已在上一個時鐘穩定，捷變時間由開關決定。由此，很好的解決了直接倍頻的難點—雜散抑制。

再由倍頻器展寬頻帶。

X波段上變頻器是雜散信號的主要來源，因其是寬帶混頻，通帶內會出現交調分量，這里采取兩項措施解決，一項措施是計算好混頻器的輸入信號(fi)和輸入本振信號(fL)，使mfL±nfi(fL+fi除外)盡可能少的落在帶內。另一項措施是在混頻器后使用開關濾波器組件，將寬帶濾波器分成幾個窄的濾波器，選擇相應的濾波器，就可有效的抑制交調分量。

圖1 頻率合成器框圖

圖2 數字鎖相原理框圖

圖3 同相并聯差分放大器

設計要點

數字鎖相頻率合成器

對于工作頻率高、變頻間隔相對較小的鎖相合成器，如果采用前置分頻法，則環路分頻比較大。在反饋支路進行頻率下移，可有效減小環路分頻比，有利于改善系統的相位噪聲和動態相應特性，這是目前常用的一種鎖相合成器。工作原理是參考信號與反饋信號在PD中進行相位比較，輸出電壓通過環路濾波器LPF抑制噪聲和高頻分量來控制VCO，系統通過控制反饋支路移頻后的分頻比，實現捷變頻，環路鎖定時，輸出頻率為f0=(m+N/p)fi。其框圖如圖2所示。

環路增益的選擇：在選擇環路帶寬時，環路帶寬要遠遠小于環路增益，所以在設計時，在鑒頻/鑒相器和環路濾波器之間增加一級放大器，則大大提高了環路增益，可確保相位噪聲指標的提高。放大器電路如圖3所示。

因為同相并聯差分放大電路結構對稱，應選用參數對稱的外電路，即Rf1=Rf2=Rf，此時，差模增益為：

由上式可得出，同相并聯差分放大器，僅改變Rw大小就可以很方便的調節增益，對外電路不需要匹配電阻，輸出可獲得極高的共模抑制比。

環路帶寬的選擇：壓控振蕩器相位噪聲的功率主要集中在低頻部分，鎖相環路的誤差傳遞函數的頻率響應的高通過濾作用是相當顯著的，在F＜fn的低頻端，衰減量以每10倍頻程20dB上升。由以上分析，僅從過濾壓控振蕩器噪聲來說，應選擇fn越大越好。

但是作為參考振蕩器的晶振噪聲作用到環路鑒相器的輸入端，環路對晶振噪聲呈低通過濾，過濾作用取決于閉環傳遞函數的頻率響應；在F＜fn的高頻段內，以每10倍頻程-10dB下降。由以上分析，僅從過濾輸入晶振相位噪聲而言，環路的fn越小越好。

在同一坐標系中，先作出VCO的相位噪聲譜，再作出經N2倍增后的晶振相位噪聲譜，可以找到兩條譜線的交點，只要把環路的fn選擇在這個交點頻率上，輸出相位噪聲功率就是最小。只要將所有的噪聲按高通型和低通型兩類歸并，再用前面的方法同樣可以完成最佳fn的設計。

環路濾波器采用有源比例積分濾波器，其特性接近理想積分濾波器，有兩個獨立可調參數，并具有滯后-導前特性，有利于環路的穩定。

基于DDS的線性調頻信號源

DDS主要由相位累加器、sin幅度變換器、D/A轉換器和低通濾波器(LPF)等組成，其核心部件是相位累加器，如圖4所示，在系統時鐘的作用下，由相位累加器完成頻率累加，并將每次累加結果作為取樣地址，周期性地掃描正弦波的波形存儲器，并通過D/A轉換器把結果變換成電壓波形。

輸出頻率、頻率控制字、系統時鐘頻率三者的關系為：

式中：FO—輸出波形的頻率；K—頻率控制字；

FCLK—系統時鐘頻率；N—相位累加器位長。

DDS合成的信號除主譜外，存在大量的雜散分量，這些雜散分量主要有三個來源，一是相位截斷誤差引起的，這可用相位累加器輸出相位截短后用于尋址相/幅變換表的位數來衡量，二是波形存儲器ROM的數據位數是有限的，引起波形幅度量化誤差，這由相/幅變換后輸出數字的位數和DAC位數決定，三是由于DAC的非理想特性，階梯波在DAC輸出端產生諧波與雜散分量。在本系統中DDS芯片使用ADI公司的AD9854作為其核心，相位截短引起的雜散可忽略不計，量化誤差可根據實際的波形帶寬，采用過采樣技術加上濾波獲得更高信噪比。DAC的非理想特性，在實際使用中只能選擇具有良好線性度的DAC來改善DDS輸出信號質量。