AS1773協議

AS1773由美國汽車工程師協會制訂，是MIL-STD-1773的增強版[1]，現已被廣泛應用于航空、航天及工業控制等各個領域。該標準協議處理部分與MIL-STD-1773幾乎完全一樣。僅僅在傳輸速率上改為20 Mbps，在狀態字/命令字前面增加了前導碼。因此，AS1773和MIL-STD-1773兩種總線終端可采用相同的協議處理部分來實現。

AS1773協議簡介
1773總線上一共有總線控制器(Bus Controller, BC)、遠程終端(Remote Terminal, RT)和總線監視器(Bus Monitor, BM)三種類型的終端。這三種終端都連接到總線上從而形成廣播信道。每個終端通常同時連接到多條總線上，并從中選擇一條總線用作平時通信的主總線，而其他總線則作為空閑的冗余總線，一旦主總線發生故障所有終端就切換到冗余總線繼續進行通信。所有終端在總線上以20 Mb/s的速度傳送信息，總線上最多能連接32個終端[2]。

突發同步
一般來講，數據通信中通常包括三種形式的數據格式，如圖1所示。第一種是連續模式，數據連續發送，而且“1”和“0”的比例接近平衡，兩個邏輯變化之間的間隔是嚴格固定的，例如在點到點通信中的4B5B線路碼等。第二種是突發模式，“1”和“0”的比例以及兩個邏輯變化之間的間隔是沒有嚴格的限制的，例如串行通信的RS-232接口。第三種是報模式和突發模式的混合模式，不同的報的幅度值可能是不同的，并且，不同的報之間有一個保護時間。這種類型的數據通常出現在報文傳輸的通信中，如以太網等。對于突發同步來說，就是要對接收的突發數據進行同步
[2]。通過對異步傳輸模式—無源光網絡(Asynchronous Transfer Moder-Passive Optical Network, ATM-PON)的研究，可以發現ATM-PON的突發同步和1773協議突發同步比較類似，僅在前導的格式要求方面有一點區別。ATM-PON的前導包括前導碼、防護時間、功率恢復BYTE、突發同步關鍵字、BYTE 同步關鍵字等；1773的前導為16 b的“1”。因此可以在研究ATM-PON的基礎上，對其進行適當的修改，來滿足1773協議的突發同步要求。對于ATM-PON的突發同步，目前主要有模擬、門控振蕩、多相時鐘三種方法對突發數據進行同步處理。下面對這三種方法分別進行說明。

圖1 數據格式

?模擬
本地時鐘信號和數據信號經過限幅后進行積分，其中數據信號分為兩路積分，一路為高電平，一路為低電平。時鐘和數據經過積分后的信號送入比較器，由跟蹤采樣電路對比較器輸出的差值進行采樣，采樣值用于控制壓控移相器，使輸入信號得到合適的延時，完成同步過程。
2.2 門控振蕩
這種方法的原理圖如圖2所示。振蕩系統包括3個振蕩器。A、B用于同步輸入信號，C用于控制A，B。A，B輸出的方波頻率要和輸入頻率一致。每一個振蕩器隨信號變化開啟或關斷，從而和輸入信號達到同步。如果振蕩器輸出頻率和輸入信號頻率一致的話，即使信號有長的連“0”或連“1”也可以保持同步。為了使A，B振蕩器達到一致。可以采用自動調諧的方式，引入1個主振C，使其連續運轉，并用鎖相環使它與外部固定參考頻率保持一致。頻率校制信號由兩個從振共享．從而使輸出時鐘達到理想要求[3]。這種無記憶系統有一個非常重要的持性，那就是在門控振蕩器關閉時，任何由于振蕩顛串或傳輸速率不匹配而積累的相位錯誤都會被去掉。這種方法對工藝的水平要求較高，并且不利于修改，成本也較高。對于速率較低的系統來說，用這種方法性價比不高。

圖2 門控振蕩原理框圖 圖3 多相時鐘系統框圖

2.3 多相時鐘
傳統的突發同步器中，主要包括多相時鐘和相位校準器、相關器及選擇器。圖3為基于多相時鐘的突發同步原理圖。由多相時鐘發生器產生多相時鐘，多相時鐘的最大相位差為360°。同時根據每路時鐘相位與主時鐘相位的關系，分別加入一定的延時，使抽樣后的每路數據都與主時鐘同步。抽樣后的數據進入相關器，相關器把抽樣的數據與關鍵字比較的結果傳給選擇器，選擇器根據每路數據的相關結果選出其中與關鍵字最為相關的那一路數據，輸出恢復后的數據和時鐘，從而達到突發同步的目的[4]。這種方法開發成本低、周期短，對于速率不是很高的系統，是一種理想的突發同步方式，但對速率比較高的系統，對現場可編程門陣列(Field Programmable Gate Array, FPGA)的要求相當的高，比較難于實現。

設計實現
3.1 設計原理
本文設計模塊由多相位時鐘產生電路、多路采樣電路、相位調整電路、判別搜索電路、開關及輸出電路等組成。多相位時鐘產生電路根據輸入的本地時鐘Clk0 產生相位間隔90°并與OLT同頻的4個時鐘信號，然后將這4個時鐘信號( Clk0、Clk1、Clk2、Clk3) 送到多路采樣電路。多路采樣電路用這4個時鐘信號對突發輸入的串行數據進行采樣，得到4路相位各異的數據，分別送到相位調整電路。相位調整電路將這四路相位各異的數據調整到Clk0 相位上，分別送到判別搜索電路及開關電路。判別搜索電路在規定的時間內對4路數據碼流的前導碼進行搜索，當在相鄰的3個數據流中檢測到“101”時,便產生控制信號送至開關電路，以控制開關電路選用中間相位的數據作為所恢復的數據。輸出電路負責輸出被選中的數據和相應的Clk0 時鐘。
3.2 具體實現
本文通過多相時鐘的方法進行突發同步的實現，采用Altera公司的Cyclone EP1C6Q24C08的FPGA來實現突發同步電路。如圖4所示，40 MHz主時鐘信號，通過FPGA內部的鎖相環形成4個相位相差90°的多相時鐘信號。分別對輸入數據進行抽樣，把四路抽樣數據進行相位調整，使其相位都調整到Clk0。然后搜索電路，對抽樣數據進行“101”的搜索，看那一路時鐘先得到“101”，然后選擇中間的一路數據進行輸出。即如果Clk0先采到數據，就把Clk2抽樣的數據作為恢復數據輸出；如果Clk1先采到數據就把Clk3抽樣的數據作為恢復數據輸出；如果Clk2先采到數據就把Clk0抽樣的數據作為恢復數據輸出；如果Clk3先采到數據就把Clk1抽樣的數據作為恢復數據輸出。搜索電路確定了最佳數據作為恢復數據后，便產生控制信號送至選擇輸出電路，輸出電路把保存在寄存器的采樣數據通過串行輸出最佳采樣的數據及時鐘。

基于AS1773協議的突發同步設計