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      電子發(fā)燒友網(wǎng)>電子資料下載>可編程邏輯>FPGA/ASIC>大型設(shè)計中FPGA的多時鐘設(shè)計策略

      大型設(shè)計中FPGA的多時鐘設(shè)計策略

      2014-06-20 | pdf | 210KB | 次下載 | 1積分

      資料介紹

      利用 FPGA 實現(xiàn)大型設(shè)計時，可能需要 FPGA 具有以多個時鐘運行的多重數(shù)據(jù)通路，這種
      多時鐘 FPGA 設(shè)計必須特別小心，需要注意最大時鐘速率、抖動、最大時鐘數(shù)、異步時鐘
      設(shè)計和時鐘/數(shù)據(jù)關(guān)系。設(shè)計過程中最重要的一步是確定要用多少個不同的時鐘，以及如何
      進(jìn)行布線，本文將對這些設(shè)計策略深入闡述。?
      FPGA 異步時鐘
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