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      電子發燒友網>電子資料下載>可編程邏輯>FPGA/ASIC>大型設計中FPGA的多時鐘設計策略詳細說明

      大型設計中FPGA的多時鐘設計策略詳細說明

      2021-01-15 | rar | 0.21 MB | 次下載 | 免費

      資料介紹

      　　利用 FPGA 實現大型設計時，可能需要FPGA 具有以多個時鐘運行的多重數據通路，這種多時鐘FPGA 設計必須特別小心，需要注意最大時鐘速率、抖動、最大時鐘數、異步時鐘設計和時鐘/數據關系。設計過程中最重要的一步是確定要用多少個不同的時鐘，以及如何進行布線，本文將對這些設計策略深入闡述。

      　　FPGA 設計的第一步是決定需要什么樣的時鐘速率，設計中最快的時鐘將確定FPGA 必須能處理的時鐘速率。最快時鐘速率由設計中兩個觸發器之間一個信號的傳輸時間P 來決定，如果P 大于時鐘周期T，則當信號在一個觸發器上改變后，在下一個邏輯級上將不會改變，直到兩個時鐘周期以后才改變，如圖1 所示。

      　　傳輸時間為信號在第一個觸發器輸出處所需的保持時間加上兩級之間的任何組合邏輯的延遲，再加兩級之間的布線延遲以及信號進入第二級觸發器的設置時間。無論時鐘速率為多少，每一個FPGA 設計所用的時鐘必須具有低抖動特性。抖動S 是觸發器的一個時鐘輸入到另一個觸發器的時鐘輸入之間的最大延遲。為使電路正常工作，抖動必須小于兩個觸發器之間的傳輸時間。

      FPGA 布線 觸發器
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