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      電子發(fā)燒友網>電子資料下載>可編程邏輯>FPGA/ASIC>基于FPGA的低成本AES IP核的設計與實現(xiàn)

      基于FPGA的低成本AES IP核的設計與實現(xiàn)

      2010-01-06 | rar | 223 | 次下載 | 2積分

      資料介紹

      用硬件實現(xiàn)數據加密已成為信息安全的主流方向。本文提出了一種基于FPGA 的低成本的AES IP核的實現(xiàn)方案。該方案輪內部系統(tǒng)資源共用，減少了系統(tǒng)資源的占用。輸入密鑰與輸入數據復用8 位數據總線，減少了硬件的接口數量。采用VHDL 語言編程，利用QUARTUS II 7.0 進行了綜合和布線，并進行了板級驗證。器件采用CYCLONE II EP2C35F672，占用25 個引腳，實驗測試表明在50MHz 時鐘頻率下可以進行加密解密操作。
      FPGA AES
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