在大數據，云計算爆發的今天，對于所有這些網絡設備的大量用戶，添加更多100G以太網（100GE）端口將無法滿足帶寬挑戰。其他端口需要更多的機架空間用于服務器和交換機，并且需要更多的服務器機架空間;這些解決方案不經濟。從100G遷移到400G以太網（400GE）端口是向數據中心注入更多帶寬的一種便宜得多的方式。簡單地說，云中的一切都迫切需要更多的帶寬。企業數據中心需要更多帶寬;超大規模，云和HPC中心需要更多帶寬; 5G部署進一步加劇了蜂窩運營商對更多網絡帶寬的需求，以滿足不斷增長的WAN容量需求。

根據思科2017-2022年的視覺網絡指數（VNI），報告涵蓋的五年內每年的IP流量將增加三倍以上，如圖1所示。該報告預測全球IP流量將達到4.8 ZB（zettabytes）每年到2022年。這是每月396 EB（艾字節）。 （exabyte是1018字節。）2017年，全球IP流量的年度運行率“僅”每年1.5 ZB或每月122 EB。同樣的思科VNI預測，繁忙時段的互聯網流量，即當天最繁忙的60分鐘，將在同一時期增加4.8倍。

圖1：思科視覺網絡指數預測從2017年到2022年，IP流量將增加3倍以上

雖然所有IP流量的流量都在增長，但視頻流是增長最快的因素。 IP視頻流量包括對等視頻服務的爆炸性使用，例如Apple的FaceTime，微信視頻通話，Facebook Live，Microsoft Skype;快速增長的VoD（視頻點播）服務數量，包括Netflix，亞馬遜視頻，YouTube電視，Hulu和剛剛宣布的迪士尼+;以及通過MSO（多個系統運營商，包括有線和衛星廣播提供商）提供管理的IP視頻廣播服務。思科的VNI預測，視頻IP流量將在同一時期內增加3倍，到2022年將占所有IP流量的82%，如圖2所示。

圖2：根據思科的視覺網絡指數，到2022年，82%的IP流量將攜帶視頻（每個條形的藍色和綠色部分）

流經這些網絡的大部分IP視頻將被移動設備消耗。思科VNI預測，到2022年，71%的IP流量將成為移動流量。這一移動流量的很大一部分將通過蜂窩運營商的WAN以及連接和內部數據中心的網絡傳輸。這些數據中心的存儲服務器提供了大量信息，包括流經全球互聯網的視頻。

將數據中心數量增加四倍或五倍以處理增加的網絡流量非常昂貴并且沒有任何吸引力。在許多情況下，物理擴展現有數據中心要么不可能，要么同樣沒有吸引力。包括Dell‘Oro Group在內的分析師預測，公共和私有云提供商以及蜂窩網絡運營商將通過遷移到400GE網絡和交換機來解決數據中心內的常見帶寬挑戰。

隨著帶寬需求的增長，早期的數據中心的網絡架構是典型的三層樹型結構，現在已經轉變為大二層結構。如圖3所示。滿足數據中心帶寬要求的挑戰的最簡單和最經濟的方法是將數據中心內的交換機遷移到400G光纖鏈路。

圖3：當前的數據中心架構采用葉脊拓撲網和主干網絡拓撲。 （圖片來源：英特爾）

英特爾在OFC 2018上展示了用于數據中心應用的400G光模塊，并為選定的客戶提供了這些模塊的樣品。此外，英特爾還展示了英特爾 Stratix 10TX FPGA中內置的58G PAM4 SerDes收發器與英特爾和其他供應商的400G插入式光模塊之間的互操作性。只需8個58G PAM4 SerDes收發器即可處理400G光模塊的帶寬要求。英特爾Stratix 10 TX FPGA是首款采用PAM4調制，支持57.8 Gbps雙向收發器的FPGA。

英特爾Stratix 10 TX FPGA系列中每個器件具有60個高速SerDes收發器，每個器件能夠使用PAM4調制以57.8 Gbps的速度運行。所有這些收發器通道都包含專用物理介質附件（PMA）和硬化物理編碼子層（PCS）。在將數據傳輸到FPGA內核架構之前，PMA為高速物理通道提供主要接口功能，PCS處理編碼/解碼，字對齊和其他預處理功能。

一個400GE端口需要8個50 Gbps SerDes收發器，因此Intel Stratix 10 TX FPGA系列中最大的成員可以實現多達5個400GE端口。因此，英特爾Stratix 10 TX FPGA為新的400GE設備設計提供了出色的實施工具。 （注意：這些相同的高速SerDes收發器是雙模收發器，可配置為使用NRZ調制以28.9 Gbps運行。28.9 Gbps NRZ模式也使英特爾Stratix 10 TX中可用的高速收發器數量翻倍）。

由于采用HyperFlex核心架構和英特爾14納米三柵極工藝技術，所有英特爾Stratix 10器件的單片FPGA內核均能夠以1GHz頻率運行。最大的英特爾Stratix 10 TX FPGA內核包含275.3萬個邏輯單元和5，760個具有硬浮點和定點計算能力的可變精度DSP模塊，以及多個不同大小的嵌入式SRAM存儲器模塊。

英特爾Stratix 10 FPGA采用異構3D系統級封裝（SiP）技術，采用英特爾嵌入式多芯片互連橋接（EMIB）技術將多個芯片集成在一個封裝中，該技術采用小型硅橋將多個芯片連接在一起封裝，如圖4所示。對于Intel Stratix 10 FPGA，封裝中的一個大芯片包含單片FPGA內核。其他較小的芯片稱為cell，為英特爾Stratix 10器件系列提供了多種接口選擇。

圖4：英特爾Stratix 10 FPGA和SoC采用英特爾EMIB互連技術，將單片FPGA芯片與多個連接區塊綁定，提供各種I / O特性和功能。 （圖片來源：英特爾）

英特爾Stratix 10 TX FPGA和SoC采用多達五個“E-tiles”來實現器件的多個58 Gbps PAM4 SerDes收發器。在PAM-4模式下，E-tile上的每個收發器通道都支持57.8 Gbps的數據速率，并針對新標準和新興標準（包括OIF CEI 56 LR，MR和VSR）的短距離和長距離電氣規范。這些高速SerDes收發器中集成的高級均衡電路可實現大多數高速串行協議所需的誤碼率（BER），這些收發器可支持高數據速率的傳統和高損耗背板。

400GE設計需要高速Reed-Solomon前向糾錯（FEC）和完整的400GE協議棧。英特爾Stratix 10 TX FPGA通過在英特爾Stratix 10 TX FPGA的E-tile中的固定硬件中實現FEC和最低級別的協議棧來滿足這些要求，而400GE協議棧的較高部分通過可編程實現FPGA架構內的邏輯。

使用英特爾Stratix 10 TX FPGA實現400GE解決方案需要的不僅僅是快速的SerDes收發器。FPGA的內部邏輯結構必須處理通過SerDes收發器的多個高速數據流的極高數據速率。對于400GE設計解決方案，FPGA架構必須能夠以366 MHz的最低時鐘速率運行。英特爾Stratix 10 TX FPGA具有性能加倍的HyperFlex內核架構和1 GHz最大頻率，可輕松實現此最低時鐘速率。

英特爾提供經過測試的基于英特爾Stratix 10 TX FPGA的400GE端口參考設計，該產品通過測試和插件測試可與多家供應商的產品實現互操作。

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