本文為大家?guī)砦宸N不同的12進(jìn)制計(jì)數(shù)器設(shè)計(jì)方案。

12進(jìn)制計(jì)數(shù)器設(shè)計(jì)方案一：用74161設(shè)計(jì)十二進(jìn)制計(jì)數(shù)器

1.74161為十六進(jìn)制計(jì)數(shù)器，設(shè)計(jì)十二進(jìn)制計(jì)數(shù)器時(shí)1片就可以滿足要求。

2.新建BDF文件及保存工程同前篇。

3.將所需要的元器件和引腳拖入?yún)^(qū)域內(nèi)并完成連接，如圖1所示

圖1 十二進(jìn)制計(jì)數(shù)器連接圖

4.建立VWF文件，仿真后得到結(jié)果如圖2

仿真波形圖

12進(jìn)制計(jì)數(shù)器設(shè)計(jì)方案二：用verilog語言實(shí)現(xiàn)十二進(jìn)制計(jì)數(shù)器

程序代碼

仿真結(jié)果

12進(jìn)制計(jì)數(shù)器設(shè)計(jì)方案三：異步十二進(jìn)制加減法計(jì)數(shù)器設(shè)計(jì)1

VHDl設(shè)計(jì)思路

設(shè)計(jì)中，CP 是時(shí)鐘輸入端，下降沿有效;Rd 為清零控制端，低電平有效; updown 為計(jì)數(shù)方式控制端，updown=“1”時(shí)作加法計(jì)數(shù)，updown=“0”時(shí)作減法計(jì)數(shù)。在計(jì)數(shù)工作之前，先由Rd 給一個(gè)清零信號，使四個(gè)數(shù)據(jù)輸入值都為“0”。y3，y2，y1，y0 為四個(gè)數(shù)據(jù)輸出端，這就實(shí)現(xiàn)了異步清零。當(dāng)Rd=“1”時(shí)，計(jì)數(shù)器進(jìn)行加法計(jì)數(shù)，即從“0000”依次計(jì)數(shù)到“1011”，當(dāng)updown= “0”，updown=“1”，Rd=“1”時(shí)，計(jì)數(shù)器進(jìn)行減法計(jì)數(shù)。

程序設(shè)計(jì)