国产精品久久久aaaa,日日干夜夜操天天插,亚洲乱熟女香蕉一区二区三区少妇,99精品国产高清一区二区三区,国产成人精品一区二区色戒,久久久国产精品成人免费,亚洲精品毛片久久久久,99久久婷婷国产综合精品电影,国产一区二区三区任你鲁

0
  • 聊天消息
  • 系統(tǒng)消息
  • 評(píng)論與回復(fù)
登錄后你可以
  • 下載海量資料
  • 學(xué)習(xí)在線課程
  • 觀看技術(shù)視頻
  • 寫文章/發(fā)帖/加入社區(qū)
會(huì)員中心
創(chuàng)作中心

完善資料讓更多小伙伴認(rèn)識(shí)你,還能領(lǐng)取20積分哦,立即完善>

3天內(nèi)不再提示

FPGA之家

文章:882 被閱讀:471.5w 粉絲數(shù):211 關(guān)注數(shù):0 點(diǎn)贊數(shù):74

廣告

淺談Verilog HDL代碼編寫風(fēng)格

消失了好久,沒有寫文章,也沒有做筆記,因?yàn)樽罱仝s一個(gè)比賽,時(shí)間很緊,昨天周六終于結(jié)束了,所以趁著周....
的頭像 FPGA之家 發(fā)表于 11-20 10:04 ?1534次閱讀
淺談Verilog HDL代碼編寫風(fēng)格

如何處理cache miss問題以提高加速器效率呢?

帶寬是影響FPGA加速器的重要因素,因?yàn)榇罅康牟⑿杏?jì)算對(duì)數(shù)據(jù)量要求很大。
的頭像 FPGA之家 發(fā)表于 11-16 16:36 ?2587次閱讀
如何處理cache miss問題以提高加速器效率呢?

40個(gè)單片機(jī)晶振問題及解決方法小結(jié)

單片機(jī)晶振電路中兩個(gè)微調(diào)電容不對(duì)稱會(huì)怎樣?相差多少會(huì)使頻率怎樣變化?我在檢測無線鼠標(biāo)的接受模塊時(shí),發(fā)....
的頭像 FPGA之家 發(fā)表于 11-15 15:54 ?2084次閱讀

如何在FPGA中實(shí)現(xiàn)高效的compressor加法樹呢?

大規(guī)模的整數(shù)加法在數(shù)字信號(hào)處理和圖像視頻處理領(lǐng)域應(yīng)用很多,其對(duì)資源消耗很多,如何能依據(jù)FPGA物理結(jié)....
的頭像 FPGA之家 發(fā)表于 11-08 09:06 ?2866次閱讀
如何在FPGA中實(shí)現(xiàn)高效的compressor加法樹呢?

靜態(tài)時(shí)序分析基礎(chǔ)知識(shí)

為了確保寄存器在時(shí)鐘沿穩(wěn)定采集數(shù)據(jù),那么必須要滿足寄存器的建立,保持時(shí)間要求。 建立時(shí)間要求:在寄存....
的頭像 FPGA之家 發(fā)表于 11-07 09:30 ?1181次閱讀
靜態(tài)時(shí)序分析基礎(chǔ)知識(shí)

如何用LUT做一個(gè)可動(dòng)態(tài)配置的卷積核呢?

由于卷積核數(shù)據(jù)在計(jì)算過程中保持不變,更新較慢。這樣就可以利用LUT來存儲(chǔ)權(quán)重并同時(shí)進(jìn)行乘法運(yùn)算。
的頭像 FPGA之家 發(fā)表于 11-06 09:07 ?1637次閱讀
如何用LUT做一個(gè)可動(dòng)態(tài)配置的卷積核呢?

Xilinx FPGA學(xué)習(xí)筆記

方法1.通過狀態(tài)機(jī)來實(shí)現(xiàn),通過verilog控制FPGA,讓它該快的時(shí)候快,該慢的時(shí)候慢。
的頭像 FPGA之家 發(fā)表于 11-02 09:48 ?1681次閱讀
Xilinx FPGA學(xué)習(xí)筆記

嵌入式軟件與生態(tài)系統(tǒng):為嵌入式開發(fā)者提供必要的組件

Xilinx 提供兩款工具來構(gòu)建和部署嵌入式 Linux 解決方案。這些工具有 Xilinx 的 P....
的頭像 FPGA之家 發(fā)表于 10-31 16:59 ?1359次閱讀
嵌入式軟件與生態(tài)系統(tǒng):為嵌入式開發(fā)者提供必要的組件

Vitis加速庫:廣泛且性能優(yōu)化的開源庫

Vitis 統(tǒng)一軟件平臺(tái)包括一組廣泛的、性能優(yōu)化的開源庫,這些庫提供了即開即用的加速功能,并且對(duì)現(xiàn)有....
的頭像 FPGA之家 發(fā)表于 10-30 17:23 ?1611次閱讀
Vitis加速庫:廣泛且性能優(yōu)化的開源庫

您的存儲(chǔ)器堆疊了嗎?—賽靈思推出16GB HBM FPGA

當(dāng)您想到處理性能時(shí),腦子里最先出現(xiàn)的影響因素往往并不是存儲(chǔ)吧?但是,如果您正在處理海量的大型數(shù)據(jù)集,....
的頭像 FPGA之家 發(fā)表于 10-24 16:41 ?1475次閱讀

如何整定卡爾曼濾波的Q、R參數(shù)?

通常情況下所使用的Kalman濾波器是離散時(shí)間系統(tǒng)形式的。我們真正想得到的物理量表示成系統(tǒng)狀態(tài)中的某....
的頭像 FPGA之家 發(fā)表于 10-19 10:07 ?4770次閱讀
如何整定卡爾曼濾波的Q、R參數(shù)?

RCC時(shí)鐘基礎(chǔ)知識(shí)和常見問題

諧振器和負(fù)載電容要求必須盡可能地靠近振蕩器的引腳,減少失真和起振時(shí)間。外部用戶時(shí)鐘必須使用占空比約為....
的頭像 FPGA之家 發(fā)表于 10-16 16:48 ?2787次閱讀
RCC時(shí)鐘基礎(chǔ)知識(shí)和常見問題

ZC706千兆網(wǎng)測試(ZYNQ,F(xiàn)reeRTOS,Echo,lwIP,TCP,RGMII)

ARM端配置如下圖所示,以5處的ARM-A9為核心,使用1處的UART1打印調(diào)試信息,使用2處的網(wǎng)口....
的頭像 FPGA之家 發(fā)表于 10-16 16:43 ?3910次閱讀
ZC706千兆網(wǎng)測試(ZYNQ,F(xiàn)reeRTOS,Echo,lwIP,TCP,RGMII)

灰度圖像均值濾波算法的HDL實(shí)現(xiàn)介紹

首先要做的是最簡單的均值濾波算法。均值濾波是典型的線性濾波算法,它是指在圖像上對(duì)目標(biāo)像素給一個(gè)模板,....
的頭像 FPGA之家 發(fā)表于 10-16 09:23 ?1663次閱讀
灰度圖像均值濾波算法的HDL實(shí)現(xiàn)介紹

一文看元器件失效機(jī)理

由于P-N結(jié)的正向壓降受溫度的影響較大,所以用P-N為基本單元構(gòu)成的雙極型半導(dǎo)體邏輯元件(TTL、H....
的頭像 FPGA之家 發(fā)表于 10-13 16:07 ?2456次閱讀
一文看元器件失效機(jī)理

性能、價(jià)格、功耗的“三體問題”解:Xilinx KU19P

PON接入:無源光網(wǎng)絡(luò) (PON) 是網(wǎng)絡(luò)運(yùn)營商部署的主要寬帶接入技術(shù)之一。依托可編程邏輯和硬件加速....
的頭像 FPGA之家 發(fā)表于 10-12 16:16 ?2634次閱讀

【FPGA】SRIO IP核系統(tǒng)總覽以及端口之Messaging Port介紹

消息傳遞端口是可選接口(消息也可以組合到I / O端口上,并使用Vivado集成設(shè)計(jì)環(huán)境(IDE)設(shè)....
的頭像 FPGA之家 發(fā)表于 10-10 15:58 ?2688次閱讀
【FPGA】SRIO IP核系統(tǒng)總覽以及端口之Messaging Port介紹

SystemVerilog中的聯(lián)合(union)介紹

在 SystemVerilog 中,聯(lián)合只是信號(hào),可通過不同名稱和縱橫比來加以引用。
的頭像 FPGA之家 發(fā)表于 10-08 15:45 ?2523次閱讀
SystemVerilog中的聯(lián)合(union)介紹

ZYNQ常用外設(shè)設(shè)計(jì) (上)

Step3: 按照“Vivado中進(jìn)行ZYNQ硬件部分設(shè)計(jì)”中介紹的,直到在SDK中編寫C代碼步驟。....
的頭像 FPGA之家 發(fā)表于 09-23 09:25 ?2384次閱讀
ZYNQ常用外設(shè)設(shè)計(jì) (上)

ZYNQ設(shè)計(jì)的基本流程

ZYNQ內(nèi)部的總體框架如所示,PS中包含2個(gè)ARM Cortex-9的內(nèi)核,一些基本的外設(shè)擴(kuò)展口以及....
的頭像 FPGA之家 發(fā)表于 09-22 09:26 ?2003次閱讀
ZYNQ設(shè)計(jì)的基本流程

如何在開始碼代碼的時(shí)候就考慮時(shí)序收斂的問題?

硬件描述語言(verilog,systemVerilog,VHDL等)不同于軟件語言(C,C++等)....
的頭像 FPGA之家 發(fā)表于 09-21 09:07 ?2613次閱讀
如何在開始碼代碼的時(shí)候就考慮時(shí)序收斂的問題?

30年,Python正在吞食世界

一個(gè)人開發(fā)一門語言,難度那是相當(dāng)大的。好在當(dāng)時(shí)而立之年的Guido已經(jīng)有了相當(dāng)?shù)拈_發(fā)經(jīng)驗(yàn)。此前,他花....
的頭像 FPGA之家 發(fā)表于 09-10 09:07 ?1233次閱讀
30年,Python正在吞食世界

VHDL與Verilog硬件描述語言TestBench的編寫

VHDL與Verilog硬件描述語言在數(shù)字電路的設(shè)計(jì)中使用的非常普遍,無論是哪種語言,仿真都是必不可....
的頭像 FPGA之家 發(fā)表于 09-09 10:16 ?2765次閱讀
VHDL與Verilog硬件描述語言TestBench的編寫

基于FPGA的IIR數(shù)字濾波器設(shè)計(jì)

IIR(Infinite Impulse Response)無線脈沖響應(yīng)濾波器。
的頭像 FPGA之家 發(fā)表于 09-07 09:51 ?2929次閱讀
基于FPGA的IIR數(shù)字濾波器設(shè)計(jì)

FPGA內(nèi)實(shí)現(xiàn)按鍵消抖的方法

通常的按鍵所用開關(guān)為機(jī)械彈性開關(guān),當(dāng)機(jī)械觸點(diǎn)斷開、閉合時(shí),由于機(jī)械觸點(diǎn)的彈性作用,一個(gè)按鍵開關(guān)在閉合....
的頭像 FPGA之家 發(fā)表于 09-05 10:43 ?2131次閱讀
FPGA內(nèi)實(shí)現(xiàn)按鍵消抖的方法

在模塊化設(shè)計(jì)過程中編寫testbench并仿真的方法介紹

?在開始設(shè)計(jì)前,根據(jù)設(shè)計(jì)劃分好各功能模塊(為了敘述方便,這里以對(duì)“FPGA數(shù)字信號(hào)處理(十三)鎖相環(huán)....
的頭像 FPGA之家 發(fā)表于 09-04 09:54 ?3431次閱讀
在模塊化設(shè)計(jì)過程中編寫testbench并仿真的方法介紹

Testbench自動(dòng)化驗(yàn)證方法介紹

自動(dòng)化驗(yàn)證testbench結(jié)果可以減少人工檢查的時(shí)間和可能犯的失誤,尤其對(duì)于比較大的設(shè)計(jì)。
的頭像 FPGA之家 發(fā)表于 09-04 09:15 ?1913次閱讀

Testbench編寫指南(2)讀取txt文件數(shù)據(jù)

用“數(shù)組”來表述Verilog HDL中的定義并不準(zhǔn)確,但對(duì)大多數(shù)人來說應(yīng)該更好理解。
的頭像 FPGA之家 發(fā)表于 09-02 09:21 ?2609次閱讀

Interface接口的優(yōu)勢和使用示例

將設(shè)計(jì)和驗(yàn)證從邏輯上和時(shí)間上分開,使得兩個(gè)小組可以相對(duì)獨(dú)立。
的頭像 FPGA之家 發(fā)表于 09-01 15:38 ?2684次閱讀
Interface接口的優(yōu)勢和使用示例

Testbench的基本組成和設(shè)計(jì)規(guī)則

??對(duì)于小型設(shè)計(jì)來說,最好的測試方式便是使用TestBench和HDL仿真器來驗(yàn)證其正確性。一般Te....
的頭像 FPGA之家 發(fā)表于 09-01 09:57 ?2349次閱讀
Testbench的基本組成和設(shè)計(jì)規(guī)則