在惡劣的環境中，為了安全，功能或改善的抗噪能力，需要對外部接口進行電隔離。其中包括用于工業測量和控制的數據采集模塊中使用的模擬前端，以及處理節點之間的數字接口。

過去，高達幾Mb的帶寬足以用于轉換器接口或工業背板，從而允許使用光耦合器隔離諸如串行外圍接口（SPI）或RS-485之類的協議。數字隔離器改善了此類隔離接口的安全性，性能和可靠性，并提供了集成隔離和I / O。但是，諸如工業4.0和物聯網（IoT）之類的趨勢要求更廣泛的測量和控制，以及更高的速度和精度，從而導致對增加帶寬的更大需求。

由于與物理域的數字交互越來越多，因此對電流隔離的需求也在激增，需要保護其免受電動機和電源系統，人類操作員和靜電放電以及諸如雷擊引起的電涌等外部因素的影響。精密測量還可能需要與噪聲源隔離，例如局部和微型電源電路以及高速數字處理。

低壓差分信號（LVDS）是高性能轉換器和高帶寬FPGA或ASIC I / O的普遍存在的高速接口。差分信號由于反相和同相信號之間的相互耦合而具有較高的抗外部電磁干擾（EMI）的能力，這也相應地使LVDS信號產生的任何EMI最小化。為LVDS接口增加隔離功能可提供透明解決方案，可將其插入現有信號鏈中，以進行高速和高精度測量以及控制應用。

今天存在哪些選擇？

對于轉換器和處理器接口的電流隔離，標準的數字隔離器仍然比光耦合器具有更快，更強大，更可靠的解決方案。但是，支持高速或精密轉換器的典型LVDS數據速率為數百Mb，而最快的標準數字隔離器則支持高達150 Mbps。

為了支持更高帶寬的隔離，系統設計人員（到現在為止）已轉向定制設計密集型解決方案，例如使用變壓器或電容器的反序列化或離散解決方案。這些增加了成本和設計時間，反序列化甚至可能僅需要針對該功能的額外簡單FPGA。變壓器和電容器需要對LVDS信號進行仔細的信號調理，從而導致需要交流平衡編碼的特定于應用和數據速率的解決方案。進一步的解決方案是使用光纖通信鏈路，但是由于成本和增加的復雜性，它更適合于千兆位的要求。高速隔離的選擇范圍如圖1所示，其價值主張（取決于設計的難易程度和成本）與實現的最大速度相對應。

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與此相反，如圖2，ADI公司引入了家庭投遞LVDS隔離器：ADN4650/ADN4651/ADN4652，使用我耦合器?增強的技術，最高可運行600 Mbps。除了符合TIA / EIA-644-A LVDS的I / O，完整的隔離器信號鏈也是完全差分的，從而實現了高抗擾度和低排放解決方案。提供了兩個隔離的LVDS通道，一個發送和一個接收（ADN4651，反之亦然，對于ADN4652）或兩個發送或接收（ADN4650）。內部高速電路工作在2.5 V電壓下，在工業系統中可能不會作為電源軌使用，因此提供了內部低壓降穩壓器（LDO）（如圖3所示）以允許單個寬體SOIC解決方案，即使使用3.3 V電源供電也是如此。

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這些新型LVDS隔離器是否是嵌入式解決方案？

為了確保可以將這些LVDS隔離器插入轉換器到處理器的接口，或者以高達600 Mbps的速度運行的處理器內鏈路，ADN465x系列具有精確的時序和超低的抖動。這很重要，因為在600 Mbps時，單位間隔（UI，例如位時間）僅為1.6 ns，因此邊緣上的任何抖動都必須仍留有足夠的時間讓接收組件采樣該位。假設誤碼率為1×10-12，ADN465x的典型總抖動為70 ps，或者在600 Mbps時<5％UI?。

如何量化抖動

觀察抖動的最基本方法是使用差分探頭測量LVDS信號對，并在上升沿和下降沿均觸發，并將示波器設置為無限余輝。這意味著高到低和低到高的過渡被疊加，從而可以測量交叉點。分頻器的寬度對應于到目前為止測得的峰峰值抖動或時間間隔誤差（TIE）（比較圖3所示的眼圖和直方圖）。有些抖動是由隨機源引起的（例如熱噪聲），這種隨機抖動（RJ）意味著示波器上看到的峰峰值抖動受到運行時間的限制；直方圖的尾巴將隨著運行時間的增加而增加。

相比之下，確定性抖動（DJ）的源是有界的，例如由于脈沖偏斜引起的抖動，與數據速率有關的抖動（DDJ）和符號間干擾（ISI）。由于高到低和低到高傳播延遲之間的差異而產生脈沖偏斜。這可以通過偏移分頻來觀察，以便在0 V時，兩個邊緣分開（通過圖3的直方圖中的分離很容易看出）。DDJ是由整個工作頻率上的傳播延遲差異引起的，而ISI是由于先前的過渡頻率對當前過渡的影響而引起的（邊沿時序通常在1 sec或0 sec序列與1010模式之后會有所不同）。

為了完全估計給定誤碼率（TJ @ BER）的總抖動，可以基于對測量的TIE分布的模型擬合來計算RJ和DJ。一種這樣的模型是對偶Dirac模型，該模型假設高斯隨機分布與對偶Dirac delta函數（兩個Dirac delta函數之間的間隔對應于確定性抖動）卷積。對于具有明顯確定性抖動的TIE分布，分布將在視覺上近似該模型。一種復雜情況是，某些確定性抖動可能會影響高斯分量，這意味著雙重Dirac可能會低估確定性抖動，而會高估隨機抖動。但是，對于給定的誤碼率，兩者的結合仍將允許準確估計總抖動。

RJ從建模的高斯分布中指定為一個1σrms值，這意味著可以推斷出更長的運行長度（低BER），人們只需選擇適當的多個σ即可沿著分布的尾部移動足夠遠（14σ對應1×10-12位錯誤）。然后添加DJ以提供TJ @ BER估計。對于信號鏈中的多個元素，可以將RJ值進行幾何求和，而將DJ值進行代數求和，而不是添加多個TJ值（過高估計抖動），從而對整個信號鏈進行更合理的TJ @ BER估算。

RJ，DJ和TJ @ BER均分別為ADN4651指定，并基于對多個單元的統計分析為每個值提供最大值，以確保在電源，溫度和工藝范圍內具有這些抖動值。

不同的LVDS接口如何依靠精確的數據轉換？

典型的接收器可以忍受10％或20％的UI抖動，因此，例如，將外部LVDS端口與ADN465x隔離，可以通過PLC和I / O模塊之間的電纜安全地擴展工業背板。最大電纜距離將取決于允許的數據速率，電纜結構和連接器類型，但是在使用較低的數據速率（例如使用高速連接器和適當的屏蔽雙絞線電纜時為200 Mbps）時，可能會使用幾米長的電纜。

模數轉換器（ADC）接口通常利用LVDS進行源同步數據傳輸。這意味著LVDS時鐘與其他LVDS通道上的一個或多個數據位流并行發送。ADN4650的通道間偏斜低，分別≤300ps和≤500ps，有助于實現這一點。這些偏斜值指定了跨多個通道的從高到低（或從低到高）傳播延遲之間的最大差異，從統計上保證了所有ADN4650器件在電源，溫度和過程中的傳播延遲。≤100ps的低脈沖偏斜允許在時鐘的上升沿和下降沿對數據進行時鐘同步以實現雙倍數據速率（DDR）時被時鐘同步，這是某些轉換器用來增加輸出帶寬的。

為了成功地完全隔離使用外部時鐘源的模擬前端，例如，一組時鐘同步的多個數據采集通道，可能需要隔離ADC采樣時鐘。這對任何隔離器都是一個挑戰，因為時鐘上的任何抖動都會直接增加孔徑抖動，從而降低測量質量。與時鐘源一樣，用于時鐘分配的LVDS信號鏈組件（如扇出緩沖器）通常會將這種抖動指定為加性相位抖動。這意味著將輸入時鐘的相位噪聲與輸出時鐘的相位噪聲進行比較，并且在相關的頻率范圍（通常為12 kHz到20 MHz）之間積分積分之差。ADN465x系列實質上是具有集成隔離功能的LVDS緩沖器，因此，相同的觀點對于分析對ADC采樣的影響很有用。使用ADN465x時，通過確保典型的附加相位抖動僅為376 fs，即使添加電隔離，也可以保持原始測量質量，尤其是添加隔離可以消除處理器側數字電路的噪聲時。

在參考電路CN-0388中使用18位，5 MSPS SAR ADC AD7960驗證了600 Mbps的無錯誤傳輸，同步到300 MHz時鐘以及隔離采樣時鐘時的完整ADC性能和分辨率。如圖4所示。現有的ADC評估平臺使用插入器透明隔離模擬前端，從而將ADC電路板與高速SDP-H1評估平臺隔離。該軟件未更改，使用精密模擬源評估數據手冊規格可確保與非隔離平臺具有相同的性能。

哪些其他應用程序可以使用LVDS隔離？

隔離的模擬前端或隔離的工業背板是兩個有用的應用示例，以說明隔離LVDS所提供的機會，但是該技術還有許多其他應用。視頻信號，以平板顯示器通常使用LVDS信號，和HDMI?信令使用類似差分信號，共模邏輯（CML）。這些通常不需要隔離，但是對于某些應用（例如醫學成像或工業PC中的外部顯示端口），電流隔離可以分別保護人員或設備。