AD1934：高性能8通道DAC的技術解析與應用指南

一、引言

在音頻設備不斷追求高音質和多功能的今天，數模轉換器（DAC）的性能顯得尤為重要。Analog Devices的AD1934作為一款高性能的8通道DAC，憑借其豐富的特性和廣泛的應用場景，在音頻領域占據了一席之地。本文將深入剖析AD1934的技術特點、工作原理以及應用電路，為電子工程師在設計音頻系統時提供全面的參考。

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二、AD1934概述

2.1 產品特性

AD1934具有諸多令人矚目的特性，使其在音頻處理中表現出色。它支持PLL生成或直接使用主時鐘，采用低EMI設計，有效減少電磁干擾。擁有108 dB的DAC動態范圍和SNR，以及 -94 dB的THD + N，能夠提供高品質的音頻輸出。單3.3 V電源供電，降低了功耗，同時對5 V邏輯輸入具有耐受性。支持24位和8 kHz至192 kHz的采樣率，滿足不同音頻應用的需求。具備單端DAC輸出、對數音量控制和自動斜坡功能，以及SPI可控和軟件可控的無咔嗒靜音和軟件掉電功能。此外，它還支持右對齊、左對齊、I2S和TDM模式，以及主從模式，最多可實現16通道的輸入輸出。采用48引腳的LQFP封裝，并且適用于汽車應用。

2.2 應用場景

AD1934的應用場景廣泛，涵蓋了汽車音頻系統、家庭影院系統、機頂盒和數字音頻效果處理器等領域。在汽車音頻系統中，其高性能和低EMI設計能夠滿足車內復雜的電磁環境要求；在家庭影院系統中，能夠提供高品質的音頻輸出，提升觀影體驗；在機頂盒和數字音頻效果處理器中，可實現音頻的高質量轉換和處理。

三、技術規格詳解

3.1 測試條件

在測試AD1934時，所有通道的性能相同，但不包括通道間增益失配和通道間相位偏差規格。測試時的電源電壓（AVDD、DVDD）為3.3 V，溫度范圍在 -40°C至 +125°C（外殼溫度），主時鐘根據不同模式有所不同，輸入采樣率為48 kHz，測量帶寬為20 Hz至20 kHz，字寬為24位，數字輸出的負載電容為20 pF，負載電流為 ±1 mA或1.5 kΩ至 ? DVDD電源，輸入電壓高電平為2.0 V，低電平為0.8 V。

3.2 模擬性能規格

在25°C（環境溫度）下，AD1934的數字到模擬轉換器具有出色的性能。動態范圍方面，在20 Hz至20 kHz、 -60 dB輸入的條件下，無濾波器（RMS）為98 - 104 dB，帶A加權濾波器（RMS）為100 - 106 dB，帶A加權濾波器（平均）為108 dB。總諧波失真 + 噪聲在0 dBFS時，單端版本雙聲道運行時為 -92 dB，八聲道運行時為 -86至 -75 dB。滿量程輸出電壓為0.88（2.48）V rms（V p-p），增益誤差為 -10%至 +10%，通道間增益失配為 -0.2至 +0.2 dB，偏移誤差為 -16至 +16 mV，增益漂移為 -30至 +30 ppm/°C，通道間隔離度為100 dB，通道間相位偏差為0至0.375度，音量控制步長為0.375 dB，音量控制范圍為95 dB，去加重增益誤差為 ±0.6 dB，每個引腳的輸出電阻為100 Ω。內部參考電壓FILTR引腳為1.50 V，外部參考電壓FILTR引腳為1.32 - 1.68 V，共模參考輸出CM引腳為1.50 V。

3.3 晶體振蕩器規格

晶體振蕩器的跨導典型值為3.5 mmhos。

3.4 數字輸入/輸出規格

在 -40°C < Tc < 125°C，DVDD = 3.3 V ± 10%的條件下，輸入電壓高電平（VH）一般為2.0 V，MCLKI引腳為2.2 V，輸入電壓低電平（Vt）為0.8 V，輸入泄漏電流在VH = 2.4 V時最大為10 μA，V = 0.8 V時最大為10 μA。高電平輸出電壓（VoH）在loH = 1 mA時為DVDD - 0.60 V，低電平輸出電壓（VoL）在lot = 1 mA時最大為0.4 V，輸入電容最大為5 pF。

3.5 電源規格

電源電壓DVDD和AVDD均為3.0 - 3.6 V。數字電流在正常運行時，MCLK = 256 fS，fS = 48 kHz時為56 mA，fS = 96 kHz時為65 mA，fS = 192 kHz時為95 mA，掉電時為2.0 mA；模擬電流正常運行時為74 mA，掉電時為23 mA。功耗方面，在MCLK = 256 fS、48 kHz的運行條件下，所有電源為429 mW，數字電源為185 mW，掉電時所有電源為83 mW，模擬電源為244 mW。電源抑制比在模擬電源引腳處，1 kHz、200 mV p-p信號時為50 dB，20 kHz、200 mV p-p信號時為50 dB。

3.6 數字濾波器規格

AD1934的DAC插值濾波器在不同采樣率模式下具有不同的性能。在48 kHz模式下，通帶典型值為0.4535 fS（22 kHz），通帶紋波為 ±0.01 dB，過渡帶為0.5 fS（24 kHz），阻帶為0.5465 fS（26 kHz），阻帶衰減為70 dB，群延遲為25/fS（521 μs）；在96 kHz模式下，通帶典型值為0.3646 fS（35 kHz），通帶紋波為 ±0.05 dB，過渡帶為0.5 fS（48 kHz），阻帶為0.6354 fS（61 kHz），阻帶衰減為70 dB，群延遲為11/fS（115 μs）；在192 kHz模式下，通帶典型值為0.3646 fS（70 kHz），通帶紋波為 ±0.1 dB，過渡帶為0.5 fS（96 kHz），阻帶為0.6354 fS（122 kHz），阻帶衰減為70 dB，群延遲為8/fS（42 μs）。

3.7 時序規格

在 -40°C < Tc < 125°C，DVDD = 3.3 V ± 10%的條件下，輸入主時鐘（MCLK）和復位的相關參數有一定要求。MCLK占空比在DAC時鐘源為PLL時鐘（256 fS、384 fS、512 fS、768 fS）或直接MCLK（512 fS，旁路片上PLL）時為40 - 60%，MCLK頻率在PLL模式（256 fS參考）下為6.9 - 13.8 MHz，直接512 fS模式下為27.6 MHz，RST低電平時間為15 ns，RST恢復時間為4096 tMCLK。PLL的鎖定時間在MCLK和LRCLK輸入時為10 ms，256 fS VCO時鐘輸出占空比為40 - 60%。SPI端口的相關時序參數也有明確規定，如CCLK高電平時間為35 ns，低電平時間為35 ns，頻率為10 MHz等。DAC串行端口、AUXTDM串行端口和輔助接口的時序參數也都有相應的要求。

3.8 絕對最大額定值

AD1934的絕對最大額定值包括：模擬電源（AVDD）為 -0.3 V至 +3.6 V，數字電源（DVDD）為 -0.3 V至 +3.6 V，輸入電流（除電源引腳外）為 ±20 mA，模擬輸入電壓（信號引腳）為 -0.3 V至AVDD + 0.3 V，數字輸入電壓（信號引腳）為 -0.3 V至DVDD + 0.3 V，工作溫度范圍（外殼）為 -40°C至 +125°C，存儲溫度范圍為 -65°C至 +150°C。超過這些額定值可能會對設備造成永久性損壞。

3.9 熱阻

對于48引腳的LQFP封裝，熱阻θJA為50.1°C/W，θJC為17°C/W。

3.10 ESD注意事項

AD1934是靜電放電（ESD）敏感設備，盡管具有專利或專有保護電路，但高能量ESD仍可能損壞設備。因此，在操作時應采取適當的ESD預防措施，以避免性能下降或功能喪失。

四、引腳配置與功能描述

AD1934的引腳配置包括模擬地（AGND）、主時鐘輸入/晶體振蕩器輸入（MCLKI/XI）、主時鐘輸出/晶體振蕩器輸出（MCLKO/XO）、模擬電源（AVDD）、數字地（DGND）、數字電源（DVDD）等。每個引腳都有其特定的功能，如DAC輸出引腳（OL1 - OL4、OR1 - OR4）用于輸出模擬音頻信號，控制數據輸入（CIN/ADRO）和輸出（COUT/SDA）用于SPI控制等。

五、工作原理

5.1 數模轉換器（DACs）

AD1934的DAC通道采用單端、四個立體聲對的形式，提供八個模擬輸出，減少了外部組件。DAC包含片上數字重建濾波器，具有70 dB的阻帶衰減和線性相位響應，在48 kHz或96 kHz模式下過采樣率為4，在192 kHz模式下過采樣率為2。每個通道都有獨立可編程的衰減器，可在255步內以0.375 dB的增量進行調節。數字輸入通過四個串行數據輸入引腳和一個公共幀（DLRCLK）和位（DBCLK）時鐘提供。每個輸出引腳的標稱共模直流電平為1.5 V，對于0 dBFS數字輸入信號，擺動幅度為 ±1.27 V。建議使用單個運算放大器、三階外部低通濾波器來去除輸出引腳上的高頻噪聲。

5.2 時鐘信號

片上鎖相環（PLL）可以從LRCLK引腳或MCLKI引腳參考輸入采樣率，默認上電時為256 × fS（從MCLKI引腳）。在不同采樣率模式下，主時鐘頻率和實際乘法率會有所變化。內部DAC時鐘根據模式不同而變化，默認情況下，片上PLL從外部時鐘生成內部主時鐘，也可以選擇直接使用512 × fS（參考48 kHz模式）的主時鐘。PLL可以在PLL和時鐘控制0寄存器中進行掉電操作，為確保可靠鎖定，在更改PLL模式或參考時鐘不穩定時，可以先掉電再上電。內部MCLK可以在PLL和時鐘控制0寄存器中禁用，以減少AD1934空閑時的功耗。為保持最佳性能，建議內部主時鐘信號的時鐘抖動限制在小于300 ps rms時間間隔誤差（TIE），如果不使用內部PLL，建議使用獨立的晶體振蕩器生成主時鐘，并且避免時鐘信號通過FPGA、CPLD或其他大型數字芯片。

5.3 復位和掉電

復位操作將所有控制寄存器設置為默認值，但不會關閉模擬輸出以避免爆音。復位解除后，PLL鎖定后，AD1934內部會運行初始化程序，持續約256個MCLK。PLL和時鐘控制0以及DAC控制1寄存器中的掉電位可以對相應部分進行掉電操作，所有其他寄存器設置將保留。為保證正確啟動，復位引腳應通過外部電阻拉低。

5.4 串行控制端口

AD1934具有SPI控制端口，可對ADC、DAC和時鐘系統的內部控制寄存器進行編程和讀取。還提供獨立模式，在復位時通過將CIN、CCLK和CLATCH接地進行配置。在獨立模式下，所有寄存器設置為默認值，除了內部MCLK使能設置為1。ADC ABCLK和ALRCLK時鐘端口通過將COUT引腳連接到DVDD或地來設置為主/從模式。獨立模式僅支持I2S數據格式和256 fS MCLK速率的立體聲模式。SPI控制端口是一個4線串行控制端口，格式類似于摩托羅拉SPI格式，但輸入數據字寬為24位。

5.5 電源和電壓參考

AD1934設計用于3.3 V電源，模擬和數字部分分別提供獨立的電源引腳。這些引腳應盡可能靠近芯片，使用100 nF陶瓷芯片電容進行旁路，同時在同一PCB板上還應提供至少22 μF的大容量鋁電解電容。對于關鍵應用，建議使用獨立的模擬和數字電源，若無法實現，可通過鐵氧體磁珠隔離模擬和數字電源。所有數字輸入與TTL和CMOS電平兼容，所有輸出由3.3 V DVDD電源驅動，與TTL和3.3 V CMOS電平兼容。DAC內部電壓參考（VREF）通過FILTR引腳引出，應盡可能靠近芯片，使用10 μF和100 nF的并聯組合進行旁路，外部電流應限制在小于50 μA。內部參考可以在PLL和時鐘控制1寄存器中禁用，FILTR可以由外部源驅動。CM引腳是內部共模參考，應使用47 μF和100 nF的并聯組合進行旁路，輸出電流應限制在小于0.5 mA源和2 mA沉。

5.6 串行數據端口 - 數據格式

八個DAC通道在串行數據端口使用公共串行位時鐘（DBCLK）和公共左右幀時鐘（DLRCLK），時鐘信號與采樣率同步。DAC串行數據模式默認是I2S，也可以編程為左對齊、右對齊和TDM模式。字寬默認是24位，也可以編程為16或20位。DAC串行格式可根據DAC控制0寄存器進行編程，DBCLK和DLRCLK的極性可根據DAC控制1寄存器進行編程。輔助TDM端口為需要超過八個DAC通道的應用提供，其格式和串行時鐘極性可根據輔助TDM端口控制0寄存器和控制1寄存器進行編程。默認情況下，輔助TDM和DAC串行端口都處于從模式。

5.7 時分復用（TDM）模式

AD1934的串行端口具有多種TDM串行數據模式，常見的配置是將八個片上DAC數據槽打包到一個TDM流中，此時DBCLK為256 fS。I/O引腳的功能根據所選的串行模式定義。還可以通過輔助串行數據端口輕松配置具有超過八個DAC通道的系統，DAC TDM - AUX模式下，AUX通道是16通道TDM數據流的最后四個槽。需要注意的是，由于AUXTDMBCLK頻率較高，16通道輔助TDM模式僅在48 kHz/44.1 kHz/32 kHz采樣率下可用。

5.8 菊花鏈模式

AD1934支持菊花鏈配置，可將系統擴展到16個DAC。在這種模式下，DBCLK頻率為512 fS，DAC TDM數據流的前八個槽屬于鏈中的第一個AD1934，后八個槽屬于第二個AD1934。為了在96 kHz采樣率下容納16個通道，可以將AD1934配置為雙線路DAC TDM模式，這種模式允許較慢的DBCLK。雙線路DAC TDM模式也可用于將192 kHz采樣率的數據發送到AD1934。

六、控制寄存器

6.1 定義

AD1934的全局地址為0x04，由于R / W位左移1位。所有寄存器復位為0，除了DAC音量寄存器設置為滿音量。

6.2 PLL和時鐘控制寄存器

PLL和時鐘控制0寄存器用于控制PLL的電源狀態、MCLK引腳功能、MCLKO引腳輸出、內部MCLK使能等。PLL和時鐘控制1寄存器用于選擇DAC時鐘源、時鐘源、片上電壓參考狀態和PLL鎖定指示。

6.3 DAC控制寄存器

DAC控制0寄存器用于控制DAC的電源狀態、采樣率、SDATA延遲和串行格式。DAC控制1寄存器用于控制BCLK活動邊緣、每幀BCLK數、LRCLK極性、LRCLK主/從模式、BCLK主/從模式、BCLK源和BCLK極性。DAC控制2寄存器用于控制主靜音、去加重、字寬和DAC輸出極性。DAC個別通道靜音寄存器用于單獨控制每個通道的靜音狀態，DAC音量控制寄存器用于控制DAC的音量。

6.4 輔助TDM端口控制寄存器

輔助TDM控制0寄存器用于控制輔助TDM端口的字寬、SDATA延遲、串行格式和BCLK活動邊緣。輔助TDM控制1寄存器用于控制LRCLK格式、BCLK極性、