某設計，用戶接口數據傳輸速率為10Gbps，每8個字節的數據對應一次查表需求，數據表存儲在由DDR4 SDRAM組成的存儲器中。工程師需綜合考慮各方面要求，進行存儲器的選型。

以下是選型時最關鍵的兩個因素：

（1）產品對存儲器容量的要求。

一般由系統設計部門和軟件設計部門，根據產品需求，共同確定對存儲器容量的要求。本案例中的數據表將被復制到存儲器中，根據數據表的大小，可確定存儲器存儲容量。

（2）產品對存儲性能的要求。

存儲性能受DRAM數據傳輸速率、延時的影響。在項目前期，一般也是由系統設計部門與軟件設計部門共同確定存儲器需運行的速率。本案例中，初步確定存儲系統由8Gb容量、速率2400Mbps的DDR4 SDRAM組成。

【討論】

以下從硬件設計的角度，重點分析如何細化存儲器的選型工作。

（1）確定存儲器的數據位寬。

滿足條件的DDR4有三種不同的數據位寬：4、8、16。數據位寬指一片DRAM芯片的數據信號線數目，例如，16位數據位寬的DRAM,其數據信號線為DQ[0:15]，共16根。

數據位寬越寬的型號，在和CPU接口時，需使用的芯片數量越少，電路設計越簡單。但根據第4章分析可知，其延時也將越大，訪問效率將受到一定影響。所以，在這一步，硬件工程師需結合產品要求進行選型，且優先考慮訪問效率。

在本案例中，為討論簡單起見，不考慮在有效數據段之間插入的閑置數據和編碼產生的冗余數據等，則在最壞情況下，每秒鐘需對存儲器進行10Gb÷64b=156M次訪問。根據表4.3，對8Gb容量存儲器，只有選擇8位數據或4位數據位寬的型號：才能滿足本案例對訪問效率的要求。為便于設計簡單，本案例選擇8位數據位寬的型號。

（2）確定CPU是否支持所選擇的存儲器。

在CPU手冊中找到以下描述：The supported DRAM chip data width is x8 and supportedDRAM chip densities of 4Gb，8Gb and 16Gb。其含義是，該CPU只支持8位數據位寬的DRAM，且DRAM芯片容量應為4Gb、8Gb或16Gb。本案例所選擇的DRAM芯片滿足該要求。

（3）若選擇雙內核(TwinDie)的DRAM芯片需注意的問題。

在推出每一代芯片的大容量型號時，有時廠家會首先推出雙內核版本的型號，以率先滿足客戶的需求。例如，一顆8Gb容量的芯片，片內實際可能采用的是兩顆4Gb容量的內核。

若使用了雙內核芯片，需注意存在兩種情況：一種是該芯片為單Rank（SingleRank），另一種是該芯片為雙Rank（Dual Rank）。

單Rank的雙內核芯片和普通的單內核芯片的電路設計方式是相同的；雙Rank的芯片比普通單內核芯片多一套CS_n、CKE、ODT控制信號線，如圖5.5的CS1#、CKE1、ODT1所示。在選型時，必須核對CPU是否支持這第二套控制信號線，若不支持，則無法使用這類芯片。

隨著技術的發展，對大容量的型號，廠家也會逐步停產雙內核芯片，而改為推出大容量的單內核芯片。所以，在研發階段，可以在原理圖及PCB設計上做好兼容性設計，調試階段采用雙內核芯片，批量生產時，一旦廠家推出大容量單內核芯片，則在BOM(物料清單)中做元器件替代即可。

另外，若選擇雙Rank的雙內核芯片，在布線設計時，需注意使CS_n、CKE、ODT的走線長度比其他地址控制信號線長一些。原因在于，芯片內部存在兩個內核，因此對于這個芯片而言，地址控制信號實際上要接兩個負載，但CS_n、CKE、ODT這幾個信號，由于分成了兩組，所以對于芯片而言，每個信號實際上只接一個負載，負載數目比其他地址控制信號少，導致負載容性偏小，為了滿足等延時的要求，這幾個信號的走線長度需比其他地址控制信號略長一些。至于需增長多少，可以利用芯片的IBIS模型結合封裝模型進行仿真，也可以根據經驗粗略估計。如芯片模型中CKE的容性為0.35pF,則可以粗略估計對50Ω阻抗的信號線CKE,需增加長度100mil左右。

（4）底層驅動程序的參數設置需和芯片的選型一致。

一般而言，DRAM芯片的位寬、內核數量、Bank地址/行地址/列地址數目等信息，對上層軟件是透明的，但需要在底層驅動程序中正確地設置這些信息。所以，選型完成后，硬件工程師需將這些信息整理并提供給底層驅動工程師，輔助他們完成這些參數的設置。

以上案例來自電路設計領域知名專家-王老師《高速電路設計進階》著作內容其一案例！