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全景拆解固變SST四大核心軟件層的控制代碼

楊茜 ? 來源:jf_33411244 ? 作者:jf_33411244 ? 2026-02-22 11:32 ? 次閱讀
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固態變壓器(Solid State Transformer, SST)是電力電子領域最復雜的系統之一。在實際工業工程中,固變SST 的完整控制代碼量通常在數萬行至十萬行級別,且必須運行在**“多核 DSP + 多片 FPGA 集群”**的分布式異構硬件架構上。

主流中高壓 固變SST 采用**“交-直-交”三級式物理拓撲**。全景拆解 固變SST 四大核心軟件層的控制代碼,詳細說明其實現功能,并提取工程級 DSP 核心算法C 語言代碼骨架

第一部分:系統的“大腦” —— 頂層狀態機與聯鎖保護

wKgZPGmaeNWAVdAgAEbSQlkTzuc048.png

固變SST 內部擁有龐大的高壓直流電容陣列和高頻變壓器,絕對不能“一鍵直接上電發波” ,否則通電瞬間的極高浪涌電流會直接炸毀整個系統。這部分代碼通常運行在 DSP 的慢速定時器(如 1ms)中。

實現功能

防浪涌預充電:控制交流接觸器,先串入電阻給高壓電容緩慢充電。

三級平滑軟啟動:嚴格按“高壓整流 → 隔離降壓 → 低壓逆變”的順序逐級解鎖,并采用參考值斜坡上升(Ramp-up)防止超調。

極速硬件級急停:實時輪詢全系統狀態,發生異常時拍掉高壓斷路器。

工程核心 C 代碼骨架

C

typedef enum { STANDBY, PRECHARGE, CHB_START, DAB_START, VSC_START, RUNNING, FAULT } SST_State_t;

void SST_System_StateMachine_Task_1ms(void) {

// 1. 絕對最高優先級:故障急停與封鎖

if (Check_Hardware_Desat_Fault() || Check_Fiber_Comms_Loss()) {

Disable_All_PWM_Hardware_Trip(); // 底層硬件引腳瞬間拉低

Open_Main_HV_Breaker(); // 斷開高壓交流斷路器

System_State = FAULT;

}

// 2. 狀態機流轉調度

switch(System_State) {

case STANDBY:

if (Receive_Start_Cmd) {

Close_Precharge_Contactor(); // 閉合預充電接觸器,串入電阻

System_State = PRECHARGE;

}

break;

case PRECHARGE:

// 依靠電網不控整流,等待所有高壓電容充至額定值的 85%

if (Get_Vdc_Global_Avg() > 0.85f * V_GRID_PEAK) {

Close_Main_Contactor(); // 旁路預充電電阻

System_State = CHB_START;

}

break;

case CHB_START:

Enable_CHB_PWM(); // 解鎖高壓側發波

Ramp_Up(&VDC_HV_REF, TARGET_HV); // 軟啟動:高壓直流目標值斜坡上升

if (Is_CHB_Stable()) System_State = DAB_START;

break;

case DAB_START:

Enable_DAB_PWM(); // 解鎖中間隔離級發波

Ramp_Up(&VDC_LV_REF, TARGET_LV); // 軟啟動建立低壓直流母線

if (Is_LV_Bus_Stable()) System_State = VSC_START;

break;

case VSC_START:

Enable_VSC_PWM(); // 解鎖末級逆變器,正式對外供電

System_State = RUNNING;

break;

}

}

第二部分:高壓網側 交-直(AC-DC)整流級控制

本級直接接入萬伏高壓電網,通常采用級聯 H 橋(CHB)或模塊化多電平(MMC)拓撲。

實現功能

高功率因數并網(PFC :鎖定電網相位,控制網側吸收/回饋的電流為純正弦波,且與電網電壓同相。

全局總壓穩定:維持幾十個串聯子模塊的直流總電壓恒定(保證整機能量守恒)。

模塊均壓(最核心難點) :微調各個模塊的占空比,克服器件制造公差,確保幾十個模塊均分萬伏高壓,防止個體過壓炸毀。

工程核心 C 代碼骨架(運行于 DSP 100μs 高頻中斷)

C

void Stage1_CHB_Control_ISR(void) {

// 1. 鎖相環 (SRF-PLL):獲取電網相位 Theta

Run_PLL(V_grid_a, V_grid_b, V_grid_c, &Theta, &Omega);

// 2. 全局穩壓外環

// 【工程避坑】單相功率脈動會在電容產生 100Hz 巨大紋波,必須用滑動平均濾波器(MAF)濾除,否則注入電網3次諧波

float vdc_total_filtered = MAF_Filter_100Hz( Calculate_Total_Vdc() );

float id_ref = PI_Calc(&PI_Vdc_Global, VDC_HV_REF - vdc_total_filtered);

float iq_ref = 0.0f; // 無功電流指令設為0,維持單位功率因數

// 3. 電網電流內環 (dq 坐標系前饋解耦控制)

Park_Transform(I_grid_a, I_grid_b, I_grid_c, Theta, &id_fb, &iq_fb);

float vd_cmd = PI_Calc(&PI_Id, id_ref - id_fb) - Omega * L * iq_fb + Vd_grid_ff;

float vq_cmd = PI_Calc(&PI_Iq, iq_ref - iq_fb) + Omega * L * id_fb + Vq_grid_ff;

// 反變換得到三相全局基礎調制波 (-1.0 ~ 1.0)

Inv_Park_Transform(vd_cmd, vq_cmd, Theta, &D_base_a, &D_base_b, &D_base_c);

// 4. 模塊級相內均壓控制 (以 A 相的 N 個模塊為例)

// 【致命細節】電流過零點處會導致均壓正負劇烈翻轉,必須做平滑防抖處理

float sign_Ia = Smooth_Sign(I_grid_a);

for(int i = 0; i < N; i++) {

// 計算單個模塊電壓偏差,經過 PI 算出微調占空比

float vdc_err_mod = VDC_MOD_REF - MAF_Filter_100Hz(Vdc_A[i]);

float delta_duty = PI_Calc(&PI_Balance_A[i], vdc_err_mod);

// 模塊發波指令 = 基礎波 + (微調量 * 電流充放電極性)

Duty_A[i] = D_base_a + (delta_duty * sign_Ia);

// 動態限幅抗積分飽和

Duty_A[i] = Saturate(Duty_A[i], -0.95f, 0.95f);

}

// 將最終 Duty 數組通過光纖發送給底層 FPGA 生成 PWM

}

第三部分:高頻隔離 直-直(DC-DC)變壓級控制

每個高壓 H 橋模塊背后都接一個雙有源橋(DAB),數十個 DAB 的輸出端并聯在一起(ISOP架構),匯聚成低壓直流母線。這是 SST 的“心臟”。

實現功能

高頻電氣隔離與降壓:利用 10kHz~100kHz 的高頻變壓器實現物理隔離,并降壓至 400V/800V 直流。

軟開關與能量雙向流動:通過單移相(SPS)控制變壓器原副邊方波的相位差,實現無損能量傳輸。

并聯均流:強制幾十個并聯的 DAB 模塊輸出相等的電流,防止個別漏感偏小的模塊過載。

工程核心 C 代碼骨架(移相與均流閉環)

C

void Stage2_DAB_Control_ISR(void) {

// 1. 低壓直流母線穩壓 (全局外環)

float vdc_lv_err = VDC_LV_REF - ADC_Read(VDC_LV_BUS);

// 生成基礎移相角指令 (范圍 -0.5 ~ 0.5,代表 -180° ~ 180°)

// 正值代表高壓側超前(正向送電),負值代表反向回饋

float phase_shift_base = PI_Calc(&PI_LV_Bus, vdc_lv_err);

// 2. DAB 模塊級并聯均流控制 (ISOP Current Sharing)

float i_out_avg = Calculate_Total_LV_Current() / NUM_MODULES;

for(int i = 0; i < NUM_MODULES; i++) {

float i_err = i_out_avg - I_out_DAB[i];

// 生成均流微調移相角 (帶寬必須極慢,防止與主電壓環“搶方向”導致振蕩)

float delta_shift = PI_Calc(&PI_Share[i], i_err);

// 合成最終下發給該模塊的移相角

float final_shift = phase_shift_base + delta_shift;

// 物理限幅 (防止移相角過大導致變壓器偏磁炸機)

final_shift = Saturate(final_shift, -0.45f, 0.45f);

// 更新高頻發波寄存器 (底層轉換為高頻時鐘計數器的 Tick 延遲)

Update_DAB_Phase_Shift_Reg(i, final_shift);

}

}

第四部分:低壓 直-交(DC-AC)逆變級控制

低壓母線通過逆變器輸出。以 固變SST 替代傳統配電變壓器為小區供電為例,通常采用構網型(Grid-Forming / V/f控制)

實現功能

建立交流微網:主動生成幅值恒定(380V)、頻率恒定(50Hz)的純凈三相交流電。

抗短路與抗畸變:面對用戶側突然短路、三相不平衡、非線性負載時,維持波形并執行限流保護。

工程核心 C 代碼骨架

C

void Stage3_VSC_Control_ISR(void) {

// 1. 內部虛擬時鐘發生器 (主動造 50Hz 參考相位,代替鎖相環)

Virtual_Theta += 2.0f * PI * 50.0f * T_SAMPLE;

if(Virtual_Theta > 2.0f * PI) Virtual_Theta -= 2.0f * PI;

// 2. 交流電壓外環 (維持輸出 380V 線電壓恒定)

Park_Transform(V_load_a, V_load_b, V_load_c, Virtual_Theta, &vd_load, &vq_load);

// Vd 軸參考值為交流峰值 (約 311V),Vq 軸設為 0

float id_ref = PI_Calc(&PI_Vd_Inv, 311.0f - vd_load);

float iq_ref = PI_Calc(&PI_Vq_Inv, 0.0f - vq_load);

// 核心保護:電流指令動態限幅 (防止外部短路燒毀 IGBT)

id_ref = Saturate(id_ref, -MAX_INV_CURRENT, MAX_INV_CURRENT);

iq_ref = Saturate(iq_ref, -MAX_INV_CURRENT, MAX_INV_CURRENT);

// 3. 電流內環帶前饋解耦 (極速指令跟蹤)

Park_Transform(I_inv_a, I_inv_b, I_inv_c, Virtual_Theta, &id_inv, &iq_inv);

float vd_cmd = PI_Calc(&PI_Id_Inv, id_ref - id_inv) - Omega * L_f * iq_inv + vd_load;

float vq_cmd = PI_Calc(&PI_Iq_Inv, iq_ref - iq_inv) + Omega * L_f * id_inv + vq_load;

// 4. SVPWM 空間矢量發波

Inv_Park_Transform(vd_cmd, vq_cmd, Virtual_Theta, &v_alpha, &v_beta);

SVPWM_Generate(v_alpha, v_beta, VDC_LV_BUS_FB, &Duty_Inv_A, &Duty_Inv_B, &Duty_Inv_C);

}

第五部分:底層的隱形守護者 —— FPGA 硬件描述代碼

如果只靠上面的 C 語言代碼,固變SST 是活不過 1 秒鐘的。在固變SST 研發中,超過一半的代碼量和核心動作是由主控/從控 FPGA 上的 Verilog/VHDL 邏輯電路直接完成的,完全脫離 CPU 的軟件執行周期:

CPS-PWM 載波移相(算力卸載) :DSP 只發一個占空比,FPGA 負責內部生成數十個精確錯開(如相差 36°)的三角載波,自動錯開發波。這讓等效開關頻率翻了幾十倍,極大減小了網側電感體積。

死區插入(Dead-time Insertion) :純硬件邏輯死死鎖住上下管,強制插入 2μs~4μs 的死區時間,防止同一橋臂直通短路。

納秒級硬件退飽和保護(Hardware Desat / OCP) :這是 固變SST 的最后一道免死金牌。當底層驅動電路檢測到 IGBT/SiC 發生短路并拉高故障引腳時,FPGA 的硬件門電路會在 不到 1μs(一微秒)內 強行切斷所有 PWM 發波,并觸發 DSP 停機。這個速度是 C 語言軟件中斷永遠無法企及的。

Aurora 高速光纖通信:維持主控大腦(DSP)與數十個位于上萬伏高電位上的子模塊之間“微秒級延遲”的 ADC 數據上傳與發波指令下達。

固變SST 的控制系統是一個明確分工的多核異構體系

wKgZO2maeOSAJe1nAD55hPIf1s8509.png

DSP 的 C 語言是“大腦” :負責復雜的數學題(坐標變換、多變量解耦 PI、鎖相、諧波濾除、均壓均流)。它只輸出一個結果——“占空比”和“移相角”。

FPGA 的 HDL 語言是“小腦與脊髓” :負責具體的脈沖分配執行(高速高精度的時鐘管理)以及條件反射式的保命(微秒級短路保護)。

審核編輯 黃宇

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