文章來源：學習那些事

原文作者：前路漫漫

本文介紹了芯片驗證方法演進的過程。

概述

回溯 20 世紀 90 年代，當時行業內接觸的芯片主要包括 Z80、8031、8080/8086 等經典 CPU，以及 74 系列編碼器、譯碼器、多路選擇器等專用邏輯芯片。在那個技術發展階段，相關從業者的核心需求僅在于掌握這些芯片的使用方法，對于其底層設計原理以及對應的測試驗證流程，既缺乏深入探索的條件，也沒有足夠的重視。與此同時，PAL/GAL、CPLD 以及 FPGA 等可編程芯片的出現，為硬件技術人員打開了自主設計硬件的廣闊空間。不過受限于當時的技術環境，設計手段還處于較為原始的狀態 ——Verilog 語言在國內尚未得到廣泛推廣與應用，工程師們主要依靠邏輯表達式、卡諾圖以及原理圖來完成硬件邏輯的設計工作。盡管這種設計方式相對簡陋，但彼時的設計人員憑借對器件特性和邏輯原理的深刻理解，在邏輯資源極為有限的約束條件下，能夠進行精細化的設計實踐，不僅清晰掌握每個邏輯門、每個觸發器的具體使用情況，對每一條邏輯的執行過程也了如指掌。值得注意的是，這一階段尚未形成 “芯片驗證” 的明確概念，相關的硬件檢測工作統一被稱為 “硬件測試” 或 “芯片測試”，如圖 1 所示即為當時眾多企業廣泛采用的芯片測試平臺。

圖1

早期的芯片測試平臺構造極為原始：通過面包板來固定芯片和各類電子元器件，再利用導線將這些芯片與元器件按照設計需求連接起來，構成完整的測試電路；采用撥碼開關作為手動輸入設備，用于產生測試所需的各類信號；通過發光二極管、數碼顯示管等簡單器件來直觀展示輸出信號的狀態，以此判斷芯片的工作情況。隨著可編程器件的集成規模不斷擴大，邏輯編程語言也迎來了快速發展期，Verilog、VHDL 等硬件描述語言相繼誕生并逐漸成熟。自此，芯片設計進入了全新階段，工程師可以采用類似編寫 C 語言的編程方式來設計硬件邏輯。具體流程為：使用 Verilog 語言完成邏輯設計后，經過編譯綜合、布局布線等一系列步驟，將設計好的邏輯燒寫到 FPGA 芯片中，隨后在專門搭建的硬件單板上開展測試工作。與此同時，芯片測試手段也實現了大幅革新：借助信號發生器可以精準產生測試所需的各類輸入信號，利用示波器、邏輯分析儀等專業儀器能夠實時觀測并分析輸出信號的波形與數據，圖 2 所示為該時期大規模邏輯芯片的典型測試平臺。需要指出的是，上述兩類測試平臺均依賴物理硬件和專用測試儀器來開展工作，不僅制作成本高昂，測試周期漫長，而且測試的完備性與覆蓋度在很大程度上依賴于設備的性能與配置，存在明顯的局限性。

圖2

邏輯仿真器

邏輯仿真器的出現，徹底改變了芯片測試與驗證的傳統模式，為行業帶來了方法與手段上的革命性改進。借助專業的軟件工具，工程師無需依賴物理硬件，僅在普通 PC 或服務器上即可完成芯片的全流程測試與驗證工作。這一轉變不僅大幅降低了測試平臺的搭建與維護成本，更有效縮短了芯片的整體開發周期。在邏輯仿真器應用初期，工程師可以直接使用 Verilog 語言編寫簡單的驗證平臺，例如構造系統復位信號、系統時鐘信號以及一系列符合測試需求的激勵信號，也可以通過讀取文件中的 Vector 向量數據來驅動芯片的輸入信號。仿真過程中的輸入輸出結果，都能夠在專用的波形查看器軟件中進行清晰展示與精準測量。此時的芯片驗證平臺完成了從硬件環境到軟件環境的根本性轉變，芯片測試不再受限于昂貴的硬件設備，許多原本需要物理實現的部件都可以通過軟件進行模擬，驗證的靈活性與便捷性得到了極大增強，圖 3 所示為一個典型的芯片仿真軟件平臺。

圖3

隨著芯片功能需求的不斷增加，驗證平臺的功能也需要持續拓展。后續，TCL、Perl 等腳本語言開始被用于編寫更為復雜的激勵信號，而 C/C++ 等高級編程語言則被用來擴充驗證平臺的功能模塊。但必須明確的是，這些語言并非專為芯片驗證場景設計的專用語言：Verilog 語言的核心定位是邏輯設計，其附帶的驗證功能相對薄弱，難以滿足復雜場景的驗證需求；TCL、Perl 作為通用腳本語言，雖然易于學習和掌握，能夠應對部分基礎驗證需求，但在功能適用性上與專業驗證場景的匹配度不高，執行效率也相對較低；C/C++ 作為通用編程語言，語法復雜、學習門檻高，對于驗證人員而言掌握難度較大，且針對芯片驗證場景的適配性不足，難以充分發揮其優勢。值得強調的是，芯片測試平臺的軟件化轉型帶來了一項至關重要的改變 —— 實現了芯片測試平臺的高度自動化，這是以往以手工操作為主的傳統硬件測試平臺無法比擬的核心優勢，極大提升了測試效率與準確性。

SystemVerilog 語言的誕生

為了滿足日益復雜的芯片驗證需求，產業界開始致力于研發專用的驗證語言，先后推出了 Vera、E 語言和 SystemVerilog 等多款產品。Vera 語言是業界首款專門為芯片驗證而生的專用語言，采用面向對象的編程思想，具備較強的驗證能力。但該語言為 Synopsys 公司獨家所有，僅能與 VCS 仿真器集成使用，導致其在國內的推廣與應用受到極大限制，使用者寥寥無幾，筆者也僅對其有初步了解，并未獲得實際應用的機會。隨著 SystemVerilog 語言的推出與普及，Vera 語言逐漸失去了市場競爭力，逐步退出了歷史舞臺。E 語言則是由一線驗證人員主導發明的語言，其創新性地采用了功能覆蓋率驅動的隨機測試方法，從理論層面系統回答了如何解決芯片驗證充分性這一行業核心難題。E 語言的出現是芯片驗證領域的一次重大技術進步，其提出的功能覆蓋率驅動的隨機測試方法，憑借科學性與實用性，一經推出便得到了業界的廣泛認可與積極應用。筆者在 2003 年左右開始接觸 E 語言，并在隨后的數年時間里對其進行了深入的研究與探索，還將其核心功能成功集成到自主研發的驗證平臺中，為實際項目提供了有力支撐。然而，E 語言在商業推廣與生態建設方面存在不足，這也間接催生了 SystemVerilog 語言的誕生。SystemVerilog 語言充分借鑒并繼承了 E 語言中功能覆蓋率及隨機約束的核心語法特點，成為了 E 語言的理想替代品。加之其背后強大的商業推廣與生態建設力度，SystemVerilog 逐漸在市場中占據主導地位，成為當前芯片驗證領域的主流語言。

但需要明確的是，“如何開展驗證” 本質上是一個技術實現層面的問題，僅有專用的驗證語言是遠遠不夠的。這就如同擁有了磚瓦、石材等各類建筑材料，并不意味著一定能夠建造出符合需求的房屋 —— 不同客戶的需求存在差異，不同建筑師的設計理念與能力也各不相同，最終建造出的房屋自然會存在天壤之別。同理，要完成不同類型、不同復雜度芯片的驗證工作，也需要具備針對性的驗證架構與平臺作為支撐，以滿足多樣化的驗證需求。經過大量實際項目的實踐與探索，產業界逐步總結并形成了一套相對成熟的驗證參考架構。在各類芯片中，通信類芯片因其功能復雜、接口繁多，對驗證平臺的性能、穩定性與兼容性等方面提出了更高的要求。而能夠滿足通信類芯片驗證需求的平臺架構，具備良好的擴展性與靈活性，通過適當的簡化、裁剪與適配，完全可以應用到其他相對簡單的芯片驗證場景中，具備廣泛的適用性。

詳細功能

具體來看，該驗證參考架構的核心設計思路包括兩方面：首先，驗證平臺需要采用分層設計的理念，將整體功能劃分為不同層級，明確各層級的核心職責；其次，在分層設計的基礎上，進一步開展模塊化設計，而模塊化設計的前提是清晰定義各模塊之間的接口標準與調用關系。基于這一思路，芯片仿真驗證平臺構建了包含 6 層結構的完整架構，分別為功能層、軟件層、覆蓋率用例層、數據層、調度層、信號層，各層的具體功能與交互邏輯如圖 4 所示。

圖4

各層的詳細功能如下：

覆蓋率用例層：核心職責是明確并定義驗證過程中需要覆蓋的各類測試點和典型應用場景，為驗證工作劃定清晰的范圍與目標；

數據層：根據覆蓋率用例層設定的約束條件，自動生成符合要求的隨機元數據，并將這些零散的元數據按照統一標準封裝成相應的數據包，為后續的激勵生成提供基礎；

調度層：依據端口的配置信息與測試需求，對數據層生成的數據包進行合理調度與分發，準確發送到對應的激勵模塊，確保測試流程的有序推進；

信號層：根據待驗證設計（DUV）對外暴露的接口類型，劃分為不同類型的專用端口，即激勵發送 TxBFM、數據接收 RxBFM、讀寫 rwBFM。其中，激勵發送 TxBFM 的作用是將調度器送來的數據包轉換為 DUV 能夠識別和接收的信號時序；數據接收 RxBFM 負責將 DUV 輸出的原始信號時序轉換為功能層可以處理的標準化數據包；讀寫 rwBFM 則實現驅動軟件的讀寫數據與 DUV 的讀寫信號時序之間的雙向轉換，保障數據交互的一致性；

功能層：主要包含 DUV 的行為參考模型（BRM）和用于記錄預期結果的記分牌（Scoreboard）。BRM 接收調度器輸出的數據包，通過模擬 DUV 的工作邏輯計算出預期的結果數據包，并將其存儲在 Scoreboard 中；Scoreboard 則從 DUV 獲取實際的輸出結果，與存儲的預期結果進行逐一比對，判斷驗證是否通過；

軟件層：芯片的正常工作與功能實現往往需要軟件驅動的支持，軟件引擎（Software Engine，SE）的核心功能是將驅動 Driver 發出的讀寫指令，通過讀寫 rwBFM 傳遞給 DUV，實現對 DUV 內部寄存器的數據配置與數據讀取操作，為芯片功能驗證提供軟件層面的支撐。

芯片驗證平臺進行劃分

若按照技術發展的代際特征對芯片驗證平臺進行劃分，可將其分為以下六代：

第一代芯片測試平臺：即圖 1 所示的芯片測試平臺，是最為原始的芯片測試方案，完全依賴基礎元器件與手動操作完成測試；

第二代芯片測試平臺：對應圖 2 所示的大規模邏輯芯片測試平臺，在專業硬件設備與測試儀器的支持下開展芯片測試，也是目前行業內廣泛應用的典型 FPGA測試平臺；

第三代芯片仿真驗證平臺：如圖 3 所示的芯片仿真軟件平臺，標志著驗證工作徹底擺脫了對物理硬件設備的依賴，完全采用軟件模擬仿真的手段進行芯片驗證。該代平臺的主要特征是借助 TCL、Perl、C/C++ 等各類通用編程語言及相關軟件工具，使芯片仿真驗證的自動化水平得到了大幅提升；

第四代芯片仿真驗證平臺：如圖 4 所示的芯片仿真驗證平臺架構，是在第三代平臺的基礎上逐步發展而來，形成了標準化的驗證方法學與統一的驗證平臺架構，并引入了 Vera、E 語言、SystemVerilog 等專用驗證語言，目前仍是行業內占主導地位的仿真驗證平臺；

第五代芯片模擬器（Emulator）：這是基于大規模 FPGA 或專用 ASIC 芯片構建的硬件加速器，其本質上是第二代芯片測試平臺的技術升級產物。該代模擬器有機結合了第二代硬件測試平臺的穩定性與第四代仿真驗證平臺的自動化優勢，在驗證規模、自動化程度、仿真速度等方面均實現了質的提升；

第六代芯片仿真驗證平臺：作為面向未來的新一代仿真驗證方案，其核心優勢在于支持多核、多機并行驗證，能夠使仿真速度得到突破性提升。該平臺采用驗證代碼與設計代碼分離的架構設計，兩類代碼各自獨立進行多核并行加速，從根本上解決了資源爭搶問題。其中，PVM 驗證平臺是第六代芯片仿真驗證平臺的基礎實現形態，其核心設計思路是將驗證代碼與設計代碼進行分離，使驗證代碼在其他獨立內核上執行，避免與設計代碼爭奪 CPU 運算資源；進一步按照功能組件對驗證代碼進行拆分，再分配到不同內核上并行執行；若在 PVM 驗證平臺的基礎上，將多個仿真進程分配到不同服務器上協同執行，即可實現分布式仿真，這類平臺被定義為 DVM 驗證平臺。除了核心的仿真加速能力外，第六代芯片仿真驗證平臺還具備松耦合、易集成的重要特征：測試用例可根據具體驗證需求靈活定制驗證平臺，且整個定制過程無需進行編譯操作，極大提升了驗證效率與靈活性。