當前，傳統單片式SoC設計在擴展性方面面臨諸多瓶頸，AI與HPC行業正加速向基于芯粒（Chiplet）的設計架構演進，以實現極致性能。然而，異構集成技術在推動半導體產業創新的同時，也顯著增加了芯片設計復雜度，這就需要更先進的測試方法及優化的自動測試設備（ATE），以保障信號完整性、測試精度與性能表現。

隨著半導體器件復雜度的提升，器件測試面臨著愈發嚴峻的挑戰。高速測試需高帶寬測試數據接口支撐已知合格芯片（KGD）的驗證，同時要在合理時間內實現高測試覆蓋率與低DPPM（每百萬件缺陷數）。在將單個芯粒集成至復雜的2.5D或3D封裝前，確保其達到最高測試覆蓋率至關重要，這能有效避免芯粒組合封裝后出現良率損失。

異構集成使得測試向量需求大幅增加，但可用于執行測試的通用輸入輸出（GPIO）引腳數量卻十分有限。GPIO的速度限制了測試數據吞吐量，導致難以高效實現當前設計所需的全面測試覆蓋率。盡管傳統高速I/O協議（如PCIe、USB）可滿足帶寬需求，卻需承擔高昂的硬件成本。

復雜異構芯片導致測試成本攀升

在HPC與AI計算芯片領域，功能復雜度的提升使得驗證步驟顯著增加。而在I/O引腳受限的情況下，驗證時間往往成為瓶頸，不僅延長了產品開發周期，更大幅推高了測試成本。

尤其在多芯片設計中，高帶寬測試訪問端口的稀缺性問題更為突出。行業迫切需要一種I/O解決方案：其速度需顯著高于GPIO，且無需額外增加硬件組件或依賴復雜的初始化/校準協議，同時能在先進制造工藝下維持良好的信號完整性。

新思科技（Synopsys）高速測試IO解決方案是經過專項優化的GPIO方案，能夠精準匹配上述高速測試需求。該產品組合具備獨特優勢：單個I/O可根據應用場景靈活復用——在可制造性測試階段作為“測試端口”，調試階段用于“高速時鐘觀測”，量產階段則配置為“GPIO”。這種多功能集成特性，使其成為業界唯一能全面覆蓋制造測試全流程需求的解決方案。

高速測試IO的優勢：

簡化測試，提升可靠性

新思科技高速測試IO解決方案的數據速率遠超傳統測試I/O，既能匹配主流測試設備的技術規格，又能支持高速可靠性測試，且無需遵循特定協議規范。其核心優勢在于流程簡化——無需執行初始化、校準或訓練序列等復雜步驟，最大工作速率經過精密仿真與驗證，在確保系統穩定性的同時，從根本上消除了信號完整性顧慮。

此外，該解決方案針對HPC應用的功耗效率需求進行了專項優化，在GPIO模式及非測試場景下可實現顯著的節能效果。單端I/O設計更提供了面積優化的低成本實現路徑。在部署靈活性方面，該解決方案同樣表現出色：其可擴展性設計既不限制I/O數量，也不約束物理布局位置——支持左側、右側或環繞芯片布局，這種靈活的布局方式可使I/O貼近被測電路部署，大幅提升驗證效率與使用便捷性。

圖1：新思科技高速測試IO的測試與實現

多模式設計：兼顧性能提升與功耗優化

當芯片設計轉向Chiplet架構時，許多傳統高速接口在單顆Chiplet上已無法復用。芯粒間通信依賴裸片間接口（如HBM、UCIe），這類接口占據了大部分可用連接端口，導致可用于外部測試訪問的接口數量進一步受限。

鑒于封裝引腳的寶貴性，新思科技高速測試IO支持在現場運行時，將同一高速測試引腳復用為低功耗GPIO。該方案具備高度靈活性，可適配內建自測（BIST）、掃描測試等多種測試場景，確保實現最大測試覆蓋率。此外，該設計僅需單個單端焊盤（PAD）即可完成信號傳輸與測試，簡化了PCB布局設計，有效減少焊盤占用數量并提升資源利用率。

這一架構在SoC驗證階段同步實現了測試效率、可觀測性與可維護性的提升，具體體現在以下三大場景：

• 測試場景：高速測試IO在制造階段作為測試端口，可在ATE設備與SoC之間實現高達3Gbps的數據傳輸，同時支持裸片（晶圓級）測試和封裝級測試。
• 觀測場景：該I/O可復用為參考驗證平臺（RVP）板上的高速時鐘觀測端口，用于精準監測時鐘信號（CLK）。
• 低功耗場景：在量產階段，同一端口可配置為GPIO，常規工作頻率最高可達200MHz，且支持低功耗模式。

結論

隨著SoC復雜度的持續提升，確保芯片功能完整性與高良率的測試挑戰日益凸顯。新思科技高速測試IO作為一款創新IP解決方案，通過高效利用有限的封裝引腳，成功破解了復雜半導體器件的高速測試難題——既能支持高速測試需求，又能在量產模式下實現低功耗GPIO功能。這一獨特方案不僅顯著縮短測試時間、提升先進ATE設備的測試吞吐量，更規避了復雜接口協議的引入，完美平衡了高速性能與應用成本。目前，新思科技I/O團隊正致力于在全球領先的晶圓代工廠的先進工藝節點中提供該高速測試IO IP的全面支持。如需了解更多信息，可訪問新思科技高速測試IO產品頁面或下載技術手冊。