在電子工程師的日常工作中，高精度的模擬 - 數字轉換至關重要。今天，我們就來深入探討一款高性能的20位八通道電流輸入A/D轉換器——DDC118，它在諸多領域都有著廣泛的應用。

文件下載：ddc118.pdf

一、產品概述

1.1 關鍵特性

DDC118是一款單芯片解決方案，能夠直接測量八個低電平電流。它具有高精度、真正的積分功能，積分線性度可達±0.01%的讀數 ±0.5ppm的滿量程范圍（FSR），噪聲極低，僅為5.2ppm的FSR，功耗也很低，每通道僅13.5mW。其數據速率可調，最高可達3.125kSPS，滿量程范圍可編程，還具備可級聯的串行接口。

1.2 應用領域

該芯片的應用場景十分廣泛，包括CT掃描儀數據采集系統（DAS）、光電二極管傳感器、紅外高溫計以及液體/氣相色譜儀等。

1.3 產品描述

DDC118將電流 - 電壓轉換和A/D轉換功能集成在一起，使得八個低電平電流輸出設備（如光電二極管）可以直接連接到其輸入并進行數字化處理。每個輸入都配備了雙開關積分器前端，實現連續電流積分。可調節的滿量程范圍從12pC到350pC，積分時間從50μs到1s，能夠以出色的精度測量從fA到μA的電流。

二、電氣特性

2.1 絕對最大額定值

在使用DDC118時，需要注意其絕對最大額定值，如模擬輸入電流最大為750A，電源電壓范圍在 - 0.3V到 + 6V之間等。超過這些額定值可能會導致設備永久損壞。

2.2 電氣參數

在特定條件下（$T{A}=+25^{\circ}C$，$AVDD = +5V$，$DVDD = 3V$，$VREF = +4.096V$，范圍5（250pC），連續模式操作），DDC118的各項電氣參數表現出色。例如，在低功耗模式下，積分時間$T{INT}=400\mu s$，系統時鐘$CLK = 4MHz$；在高速模式下，$T_{INT}=320\mu s$，$CLK = 4.8MHz$。不同模式下的數據速率、噪聲、線性度等參數都有明確的指標。

三、工作原理

3.1 基本架構

DDC118包含八個相同的輸入通道，每個輸入有兩個積分器，通過四個四輸入多路復用器將十六個積分器的輸出切換到四個Delta - Sigma（?Σ）轉換器。系統時鐘CLK控制積分和A/D轉換過程，結果存儲在串行輸出移位寄存器中。

3.2 基本積分周期

前端拓撲為模擬積分器，由運算放大器、可選反饋電容網絡（$C_{F}$）和多個開關組成。通過外部的轉換引腳（CONV）、范圍選擇引腳（RANGE0 - RANGE2）和系統時鐘（CLK）控制內部開關網絡。為了獲得最佳噪聲性能，CONV必須與CLK的上升沿同步。

3.3 積分電容

每個通道的兩側都有八個不同的內部電容，通過范圍控制引腳（RANGE0 - RANGE2）改變電容值，從而實現不同的滿量程范圍。

3.4 電壓參考

外部電壓參考用于在積分周期開始前重置積分電容，并在轉換過程中為?Σ轉換器提供參考。VREF必須在不同的操作模式下保持穩定，建議使用運算放大器對外部參考源進行緩沖。

3.5 頻率響應

DDC118的頻率響應由前端積分器決定，通過調整$T_{INT}$可以改變3dB帶寬和響應中的陷波位置。在測試模式下，輸入與積分器斷開，可測量零輸入信號，并以11pC的間隔向積分器傳輸電荷包。

四、數字接口

4.1 接口組成

DDC118通過同步串行接口提供數字結果，包括差分數據時鐘（DCLK和$\overline{DCLK}$）、有效數據引腳（DVALID）、差分串行數據輸出引腳（DOUT和$\overline{DOUT}$）和差分串行數據輸入引腳（DIN和$\overline{DIN}$）。

4.2 互補信號

芯片提供可選的互補輸入（DCLK，DIN）以減少數字耦合到模擬輸入的影響。如果不使用這些輸入，應將其連接到DGND。DOUT是互補輸出，用于驅動DIN。

4.3 時鐘信號

系統時鐘CLK和數據時鐘DCLK應保持干凈，避免過沖或振鈴。為了獲得最佳性能，建議從同一時鐘源生成兩個時鐘。在使用多個DDC118時，要注意DCLK在PCB上的分布，盡量減少信號偏斜。

4.4 時鐘分頻

CLK_4X輸入可啟用系統時鐘的內部分頻，當$CLK_4X = 1$時，系統時鐘除以四，提供更精細的積分時間量化。

4.5 工作模式

HISPD/LOPWR輸入控制功耗和最大允許的CLK頻率及數據速率。低功耗模式下，每通道典型功耗為13.5mW，最大數據速率為2.5kSPS；高速模式下，每通道典型功耗為18.0mW，最大數據速率為3.125kSPS。

4.6 數據有效信號

DVALID信號表示數據準備好，數據在DVALID下降沿可用。數據在數據時鐘DCLK的下降沿移出。

4.7 復位和轉換

RESET輸入異步復位DDC118，復位脈沖寬度至少為50μs，復位后需等待至少四個轉換周期才能使用數據。CONV控制積分時間$T_{INT}$，應與CLK同步。

五、工作模式

5.1 轉換速率

DDC118的轉換速率由積分時間和A/D轉換過程的速度共同決定。在大多數情況下，A/D轉換時間小于積分時間，芯片工作在連續模式；當A/D轉換時間大于積分時間時，芯片切換到非連續模式。

5.2 連續和非連續模式

芯片有連續和非連續兩種基本操作模式，通過狀態圖和四個信號（CONV，mbsy及其互補信號）控制狀態轉換。在連續模式下，傳感器輸出由每個輸入的兩側之一連續積分；在非連續模式下，A/D轉換器無法跟上積分過程的速度，積分過程會周期性暫停。

六、時序示例

6.1 連續模式

在連續模式下，通過時序圖和相關的時序規格可以清晰地了解芯片的工作過程。例如，DVALID在數據準備好時變為低電平，直到用戶將DCLK拉高再拉低。

6.2 非連續模式

非連續模式適用于范圍1到7，操作過程與連續模式有所不同。積分成對進行，中間有測量、復位和自動調零的時間。在非連續模式下，芯片會經過非連續模式狀態和連續模式狀態。

6.3 模式轉換

從連續模式到非連續模式的轉換發生在$T{INT}{6}$時；從非連續模式到連續模式的轉換發生在$T{INT}$增加到$T{INT} \geq t_{6}$時。