在電子工程師的設計工作中，A/D轉換器是至關重要的組件，它能將模擬信號轉換為數字信號，為后續的數字處理提供基礎。今天，我們就來詳細探討TI公司的ADC12C170這款高性能12位、170 MSPS、1.1 GHz帶寬的A/D轉換器。

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一、ADC12C170概述

ADC12C170采用CMOS工藝制造，能夠以高達170 MSPS的速率將模擬輸入信號轉換為12位數字字。它采用差分流水線架構，結合數字誤差校正和片上采樣保持電路，在降低功耗和外部組件數量的同時，提供了出色的動態性能。其獨特的采樣保持級實現了1.1 GHz的全功率帶寬，這使得它在高頻信號處理方面表現卓越。

（一）主要特性

1. 高帶寬與低功耗：1.1 GHz全功率帶寬，在170 MSPS時僅消耗715 mW功率，同時具備內部精密1.0V參考，減少了外部參考電路的設計。
2. 靈活的時鐘與輸出格式：支持單端或差分時鐘模式，時鐘占空比穩定器可在寬范圍的輸入時鐘占空比下保持性能。輸出數據格式可選擇偏移二進制或2的補碼，并且與ADC14155、ADC11C125、ADC11C170引腳兼容，方便工程師進行設計升級和替換。
3. 多種工作模式：具備掉電和睡眠模式，掉電模式下功耗可降至5 mW，睡眠模式下功耗為50 mW，且都能實現快速喚醒，滿足不同應用場景下的節能需求。

（二）應用領域

ADC12C170適用于多種應用場景，如高IF采樣接收器、無線基站接收器、功率放大器線性化、多載波多模式接收器、測試測量設備、通信儀器和雷達系統等。這些應用對信號處理的速度和精度要求較高，ADC12C170的高性能特性能夠很好地滿足這些需求。

二、關鍵規格參數

（一）靜態參數

• 分辨率：無缺失碼的分辨率為12位，確保了轉換的準確性。
• 線性度：積分非線性（INL）在全量程輸入時最大為±0.85 LSB，差分非線性（DNL）最大為±0.54 LSB，保證了轉換的線性度。
• 增益誤差與偏移誤差：正增益誤差（PGE）和負增益誤差（NGE）在規定范圍內，偏移誤差（VOFF）也較小，并且增益誤差和偏移誤差的溫度系數都很低，確保了在不同溫度環境下的穩定性。

（二）動態參數

• 信噪比（SNR）：在$f_{IN}=70 MHz$時，典型值為67.2 dBFS，能夠有效抑制噪聲，提高信號質量。
• 無雜散動態范圍（SFDR）：在$f_{IN}=70 MHz$時，典型值為85.4 dBFS，減少了雜散信號的干擾。
• 有效位數（ENOB）：在$f_{IN}=70 MHz$時，典型值為10.8位，反映了轉換器的實際性能。

三、引腳說明與等效電路

（一）模擬輸入輸出引腳

• VIN+和VIN -：差分模擬輸入引腳，差分滿量程輸入信號電平為參考電壓的兩倍，每個輸入引腳信號以共模電壓VCM為中心。
• VRP、VRN和VRM：這些引腳用于參考電壓相關操作，VRP和VRN應通過低ESL的0.1 μF電容旁路到AGND，VRM可提供差分模擬輸入的共模電壓VCM。
• VREF：可作為+1.0V內部參考電壓輸出或外部參考電壓輸入，使用內部參考時需用0.1 μF低ESL電容去耦。

（二）數字輸入輸出引腳

• DO - D11：構成12位轉換結果的數字數據輸出引腳，輸出電平與CMOS兼容。
• OVR：過范圍指示輸出，當輸入幅度超過12位轉換范圍時置高。
• DRDY：數據就緒選通信號，用于時鐘輸出數據，其上升沿應用于捕獲輸出數據。

（三）電源引腳

• VA：正模擬電源引腳，應連接到安靜的+3.3V源，并通過0.01 uF和0.1 uF電容旁路到AGND。
• VD：正數字電源引腳，連接到+3.3V源并旁路到DGND。
• VDR：輸出驅動器的正電源引腳，連接到+1.8V源并旁路到DRGND。

四、工作原理與功能描述

（一）轉換過程

ADC12C170在雙+3.3V和+1.8V電源下工作，通過差分流水線架構和誤差校正電路將差分模擬輸入信號數字化為12位。模擬輸入在時鐘下降沿采集，經過7個時鐘周期的流水線延遲后，數字數據在DRDY信號下降沿輸出。

（二）時鐘與數據格式選擇

CLK_SEL/DF引腳允許用戶選擇單端或差分時鐘輸入以及偏移二進制或2的補碼輸出數據格式。時鐘頻率范圍為5 MHz至170 MHz，典型性能在170 MSPS時完全指定。

（三）電源管理

通過PD/Sleep引腳可選擇掉電和睡眠模式。掉電模式下，除電壓參考電路外的所有電路均被禁用，功耗降至5 mW；睡眠模式下，除電壓參考電路和其伴隨的片上緩沖器外的部分電路被禁用，功耗降至50 mW。正常操作時，PD/Sleep引腳應連接到模擬地（AGND）。

五、設計注意事項

（一）模擬輸入設計

• 信號輸入：差分模擬輸入引腳應驅動源阻抗小于100Ω的信號，匹配差分輸入的源阻抗可改善偶次諧波性能。輸入信號的相對相位誤差會影響轉換性能，對于單頻正弦波，可用公式$E_{FS}=4096\left(1 - sin \left(90^{\circ}+ dev\right)\right)$描述全量程誤差。
• 驅動電路：ADC12C170的模擬輸入有內部采樣保持電路，時鐘高電平時為采樣階段，低電平時為保持階段。為減少采樣保持充電毛刺的影響，可使用外部電阻和電容網絡隔離毛刺并過濾寬帶噪聲。
• 共模電壓：輸入共模電壓VCM應在1.4V至1.6V范圍內，推薦使用VRM（引腳45）作為輸入共模電壓。

（二）參考引腳設計

ADC12C170可使用內部1.0V參考或外部0.9V至1.1V參考。VREF引腳應始終通過0.1 μF電容旁路到地，較低的參考電壓會降低信噪比，過高的參考電壓可能會降低總諧波失真。所有與參考電壓和模擬輸入信號相關的接地應在單點安靜處連接到接地平面，以減少接地路徑中的噪聲電流影響。

（三）時鐘輸入設計

• 時鐘模式：CLK_SEL/DF引腳可配置為單端或差分時鐘模式，差分時鐘模式下兩個時鐘信號應相位相反且幅度相同。
• 時鐘性能：時鐘信號的占空比會影響A/D轉換器的性能，ADC12C170的占空比穩定器可在30%至70%的時鐘占空比范圍內保持性能。為獲得最佳動態性能，時鐘源應具有尖銳的過渡區域且無抖動，可使用緩沖器隔離時鐘與數字電路。

（四）數字輸出設計

數字輸出為1.8V CMOS信號，包括D0 - D11、DRDY、OVR和OGND。數據應在DRDY信號上升沿捕獲和鎖存。驅動高電容總線時需注意，過大的輸出電容會導致動態性能下降，可通過適當的旁路、限制輸出電容和注意接地平面來減少問題。為減少輸出開關噪聲，可使用可編程邏輯器件（PLD）進行電平轉換，并在數字輸出端插入約22Ω的串聯電阻。

（五）電源與布局設計

• 電源：電源引腳應通過0.1 μF和0.01 μF陶瓷芯片電容旁路，模擬電源引腳的噪聲應保持在100 mVP - P以下。VDR引腳可在1.6V至2.0V范圍內供電，降低電源電壓會增加tOD，可能需要電平轉換器與非1.8V CMOS設備接口。
• 布局與接地：正確的接地和信號布線對于確保準確轉換至關重要。應將模擬和數字區域分開，ADC12C170置于兩者之間。避免模擬和數字線路交叉，尤其是時鐘線路應盡可能短且與其他線路隔離。電感和變壓器的布局應避免磁耦合，模擬輸入應與噪聲信號跡線隔離。

六、總結

ADC12C170是一款性能卓越的12位A/D轉換器，具有高帶寬、低功耗、靈活的時鐘和輸出格式等優點。在實際設計中，如果能充分理解其工作原理和特性，并注意各個引腳的使用和布局布線等方面的問題，將有助于發揮其最佳性能，滿足各種應用場景的需求。希望通過本文的介紹，能為電子工程師在使用ADC12C170進行設計時提供有益的參考。大家在實際應用中遇到過哪些問題呢？歡迎在評論區分享交流。