在電子工程師的日常工作中，選擇一款合適的模數(shù)轉換器（ADC）至關重要。今天，我們就來深入探討TI公司的ADS624X系列ADC，包括ADS6245、ADS6244、ADS6243和ADS6242這幾款產品，看看它們在性能、功能和應用方面有哪些獨特之處。

文件下載：ads6242.pdf

產品概述

ADS624X系列是高性能的14位、125/105/80/65 MSPS雙通道A - D轉換器。其采用串行LVDS數(shù)據(jù)輸出，有效減少了接口線數(shù)量，使得該系列產品能夠封裝在緊湊的48引腳QFN封裝（7 mm × 7mm）中，極大地提高了系統(tǒng)集成密度。這對于空間有限的設計場景來說，無疑是一個巨大的優(yōu)勢。

主要特性

兼容性出色

該系列產品與12位家族（ADS622X）引腳兼容，與四通道家族（ADS644X和ADS642X）功能兼容。這種兼容性為工程師在不同設計需求之間切換提供了便利，降低了設計成本和風險。

高性能指標

• 高分辨率與無失碼：具備14位分辨率且無失碼，能夠提供高精度的轉換結果，滿足對數(shù)據(jù)精度要求較高的應用場景。
• 同時采樣與保持：支持同時采樣和保持功能，確保多通道輸入信號的同步采集，避免了信號之間的時間差帶來的誤差。
• 增益靈活可調：擁有3.5 dB的粗增益和最高6 dB的可編程細增益，可用于在SFDR（無雜散動態(tài)范圍）和SNR（信噪比）之間進行權衡。在不同的應用場景中，工程師可以根據(jù)實際需求調整增益，以達到最佳的性能表現(xiàn)。
• 多種時鐘輸入支持：支持正弦波、LVCMOS、LVPECL、LVDS時鐘輸入，且時鐘幅度可低至400 mVpp。這種靈活性使得ADS624X能夠適應各種不同的時鐘源，方便與不同的系統(tǒng)進行集成。
• 內部參考與外部參考支持：內置內部參考，同時也支持外部參考模式，且參考無需外部去耦。這不僅簡化了設計，還提高了系統(tǒng)的穩(wěn)定性和可靠性。

應用領域廣泛

ADS624X系列產品適用于多種應用場景，包括基站IF接收器、分集接收器、醫(yī)學成像和測試設備等。在這些領域中，其高性能和靈活性能夠充分發(fā)揮作用，為系統(tǒng)提供準確、可靠的數(shù)據(jù)采集。

性能對比

從這些數(shù)據(jù)可以看出，不同型號的ADS624X在采樣率、SFDR、SINAD和功耗等方面存在差異。工程師可以根據(jù)具體的應用需求，選擇最合適的型號。例如，對于對采樣率要求較高的應用，可以選擇ADS6245；而對于對功耗敏感的應用，則可以考慮ADS6242。

工作原理

ADS624X是基于CMOS技術的開關電容架構的雙通道14位流水線ADC。在外部輸入時鐘的上升沿，所有四個通道同時啟動轉換。輸入信號被每個通道的采樣保持電路捕獲后，通過一系列低分辨率階段進行順序轉換。這些階段的輸出在數(shù)字校正邏輯塊中組合，形成最終的14位字，整個過程存在12個時鐘周期的延遲。每個通道的14位字被序列化并以LVDS電平輸出，同時還輸出位時鐘和幀時鐘，幀時鐘與14位字邊界對齊。

關鍵設計要點

模擬輸入

• 采樣保持架構：模擬輸入采用基于開關電容的差分采樣保持架構，這種拓撲結構即使在高輸入頻率下也能實現(xiàn)出色的AC性能。
• 偏置要求：INP和INM引腳需要在VCM引腳提供的1.5 V共模電壓附近進行外部偏置。對于滿量程差分輸入，每個輸入引腳需要在VCM + 0.5 V和VCM – 0.5 V之間對稱擺動，從而實現(xiàn)2 - Vpp的差分輸入擺動。
• 驅動電路要求：為了獲得最佳性能，模擬輸入必須采用差分驅動方式，以提高共模噪聲抗擾能力和偶次諧波抑制能力。建議在每個輸入引腳串聯(lián)一個5 - Ω電阻，以抑制封裝寄生效應引起的振鈴。同時，需要為共模開關電流提供低阻抗路徑（<50 Ω），例如通過使用兩個電阻將每個輸入端連接到共模電壓（VCM）。此外，驅動電路還需要在所需的頻率范圍內提供低插入損耗，并與源阻抗匹配。

時鐘輸入

• 驅動方式多樣：ADS624X的時鐘輸入可以采用差分驅動（SINE、LVPECL或LVDS）或單端驅動（LVCMOS），不同驅動方式之間的性能差異較小。
• 共模電壓設置：時鐘輸入的共模電壓通過內部5 - kΩ電阻設置為VCM，這使得可以使用變壓器耦合驅動電路來驅動正弦波時鐘，或者對LVPECL、LVDS時鐘源進行交流耦合。
• 性能優(yōu)化建議：為了獲得最佳性能，建議采用差分驅動時鐘輸入，以降低對共模噪聲的敏感性。對于高輸入頻率采樣，建議使用低抖動的時鐘源，并對時鐘源進行帶通濾波，以減少抖動的影響。此外，使用非50%占空比的時鐘輸入不會影響性能。
• 時鐘緩沖器增益：當使用正弦時鐘輸入時，隨著時鐘幅度的增加，時鐘抖動帶來的噪聲會減小。因此，建議使用較大的時鐘幅度（>1Vpp），以避免性能下降。時鐘緩沖器具有可編程增益，可以放大輸入時鐘，以支持非常低的時鐘幅度。增益可以通過編程寄存器位進行設置，從Gain 0到Gain 5單調遞增。

電源管理

• 電源模式豐富：ADS624X具有三種電源管理模式，分別是全局電源關閉、通道待機和輸入時鐘停止。
• 全局電源關閉：在全局電源關閉模式下，幾乎整個芯片都會被關閉，包括四個ADC、內部參考、PLL和LVDS緩沖器。此時，總功耗典型值降至約77 mW（輸入時鐘運行時）。該模式可以通過設置寄存器位來啟動，輸出數(shù)據(jù)和時鐘緩沖器處于高阻抗狀態(tài)。從該模式喚醒到數(shù)據(jù)在正常模式下變?yōu)橛行枰?00 μs。
• 通道待機：在通道待機模式下，每個通道的ADC會被關閉，這有助于實現(xiàn)非常快速的喚醒時間。四個ADC可以通過寄存器位獨立關閉，而輸出LVDS緩沖器保持通電。從該模式喚醒到數(shù)據(jù)在正常模式下變?yōu)橛行枰?00個時鐘周期。
• 輸入時鐘停止：當輸入時鐘頻率低于1 MSPS，或者在任何采樣頻率下輸入時鐘幅度小于400 mV（pp，差分，默認時鐘緩沖器增益設置）時，轉換器會進入該模式。此時，所有ADC和LVDS緩沖器都會被關閉，功耗約為235 mW。從該模式喚醒到數(shù)據(jù)在正常模式下變?yōu)橛行枰?00 μs。

數(shù)字輸出接口

• 輸出選項靈活：ADS624X提供多種靈活的輸出選項，包括1 - 線、1×幀時鐘、14×和16×序列化與DDR位時鐘；2 - 線、1×幀時鐘、16×序列化，與DDR和SDR位時鐘，字節(jié)方式/位方式/字方式；2 - 線、1×幀時鐘、14×序列化，與SDR位時鐘，字節(jié)方式/位方式/字方式；2 - 線、(0.5 x)幀時鐘、14×序列化，與DDR位時鐘，字節(jié)方式/位方式/字方式。這些選項可以通過并行引腳或串行接口輕松編程。
• 不同接口特點：不同的輸出接口選項在最大采樣頻率、位時鐘頻率和輸出數(shù)據(jù)速率等方面會有所不同。例如，1 - 線接口適合較低采樣頻率的應用，而2 - 線接口則更適合較高采樣頻率的應用。在2 - 線接口中，16×序列化可以方便未來無縫升級到16位ADC，而無需修改接收器捕獲邏輯設計。

測試與驗證

• 捕獲測試模式：ADS624X輸出的位時鐘（DCLK）幾乎位于數(shù)據(jù)轉換的中心位置。建議在PCB上以最小的相對偏差布線位時鐘、幀時鐘和輸出數(shù)據(jù)線，以確保接收器有足夠的建立/保持時間進行可靠捕獲。
• 測試模式多樣：該系列產品包括DESKEW、SYNC等測試模式，以及全零、全一和翻轉等其他測試模式。這些模式可以用于驗證接收器捕獲時鐘邊緣的位置是否正確，以及確保反序列化后的數(shù)據(jù)與幀邊界對齊。

總結

ADS624X系列ADC憑借其高性能、多功能和靈活性，為電子工程師在數(shù)據(jù)采集和處理領域提供了一個優(yōu)秀的解決方案。無論是在基站通信、醫(yī)學成像還是測試設備等應用中，它都能夠滿足不同的設計需求。在實際設計過程中，工程師需要根據(jù)具體的應用場景，合理選擇型號，并注意模擬輸入、時鐘輸入、電源管理和數(shù)字輸出接口等關鍵設計要點，以充分發(fā)揮ADS624X的性能優(yōu)勢。你在使用ADS624X系列ADC時遇到過哪些問題？又是如何解決的呢？歡迎在評論區(qū)分享你的經驗和見解。