以下文章來源于半導體產業研究

【內容目錄】

1.電子封裝簡

2.早期封裝類型

3.2D: 倒裝芯片封裝

4.2D：晶圓級封裝

5.先進封裝的興起

6.2.1D/2.3D:超薄有機中介層

7.2.5D: 硅中介層、微凸點、硅通孔與硅橋

8.3D-IC封裝

9.混合鍵合

2.1D/2.3D: 超薄有機中介層（Interposer）

到目前為止，我們已經了解了如何將芯片翻轉焊接到具有 FR4 核心和有機介電薄膜的封裝基板上，也看過基于 RDL的晶圓級封裝技術。所謂2.1D/2.3D 封裝技術，是將 Flip-Chip 與類似 RDL 的工藝相結合的一種中間形態。有些通過晶圓級 RDL 工藝連接多個芯粒、并采用精細 L/S（金屬線寬/間距）結構的方案，也被歸為 2.1D 封裝。

i-THOP (集成薄膜高密度有機封裝) (圖片來源：SHINKO）

這里提到的類似 RDL 的層是一種超薄無芯基板，使用聚酰亞胺（Polyimide）類有機材料制成，可在其中制造出多達 8-10 層的金屬互連。這類基板的典型代表包括SHINKO 的 i-THOP 封裝和JCET 的超精細間距有機基板（uFOS）。其主要優勢是可在所有金屬層上實現精細的布線，典型 L/S 可達 2/2 微米。這對于那些采用先進工藝節點制造、需要在極小面積內完成大量互連的芯片尤為有利。

這些中介層通過焊球或銅柱與下方的ABF 介質 + FR4 核心基板連接，相較于我們之前介紹的2D封裝結構，能提供更多的布線層次與更強的信號路由能力。

各種封裝技術中的線寬/間距特征尺寸

2.1D / 2.3D這類命名主要表明了介于傳統 2D與2.5D（采用硅中介層）封裝之間的技術。實際上，并沒有嚴格的界限來區分 2.1D 與 2.3D，很大程度上它只是業界采用的營銷術語。

2.5D：硅中介層、微凸點、硅通孔（TSV）與硅橋（Bridge）

如果想在封裝上進一步縮小金屬線寬/間距，以實現更高密度的互連，就必須放棄有機中介層，進入最擅長制造微小結構的地方，硅晶圓廠（silicon foundry）。

2.5D通常指一個包含了有源芯片和無源硅基板的封裝結構。硅基板上沒有晶體管等有源電路，只利用硅后段制程（back-end-of-line, BEOL）進行金屬布線，因此比傳統 2D 多出0.5D。

本節我們將討論兩種 2.5D 封裝：硅中介層（Silicon Interposer）與多芯片硅橋（Multi-die Bridge），并介紹相關互連技術，包括微凸點（Micro-bump）與硅通孔（Through-Silicon Via, TSV）

硅中介層

中介層是在硅晶圓上使用硅后段制程工藝構建的，用于通過金屬互連重新分布信號。雖然硅中介層上不集成晶體管，但可以集成電容等無源元件（例如旁路電容），類似的做法在有機中介層上也可實現。

硅中介層的三大優勢包括：

1.精細特征尺寸：在硅中介層上，L/S 可縮至0.5/0.5 微米，能實現極高密度的互連，用于芯粒集成。

2.相匹配的熱膨脹系數：與采用聚合物或有機材料的封裝不同，硅中介層與芯片的 CTE 完全匹配，因此在封裝過程中不易出現翹曲、應力或變形問題。

3.硅通孔集成：通過硅通孔可將中介層的上下兩面直接互連，實現最短的電連接路徑，從而大幅降低信號延遲與功耗。

芯片封裝中的硅中介層

硅中介層的局限

硅中介層的主要限制是成本高昂。硅中介層需要使用晶圓廠設備，即使僅用于簡單的金屬工藝，設備投資也十分昂貴，因此目前主要由英特爾、臺積電、三星等 IDM 與晶圓代工廠生產。OSAT通常不自行制造硅中介層，只負責后續其與芯片的封裝組裝。

硅中介層的另一個限制是尺寸受光罩限制。在 12 英寸晶圓上，單個光罩的最大曝光面積約為858 mm2。若要制造更大的中介層，就必須使用光罩拼接（reticle stitching）技術，這會顯著增加成本。不過，目前主要晶圓廠已能在晶圓的 X、Y 方向實現高精度拼接，并量產多種超大尺寸中介層。

玻璃中介層（Glass Interposer）現在正在成為一種新的選擇。玻璃成本更低、CTE 較小，并且可在矩形面板（如 600×600 mm）上加工，不像硅晶圓那樣受限于圓形晶圓。這與前面提到的面板級封裝（PLP）類似，可有效降低單片成本。

微凸點

硅中介層上的金屬互連極為精細，芯片需要采用更細間距的凸點技術，即微凸點技術。通過縮小焊球直徑，微凸點的間距可降至低于90 μm。常見中介層使用50 μm間距，而最先進的技術可做到10 μm 或更小。下圖展示了焊錫-銅微凸點結構及不同間距下每平方毫米可實現的凸點數量。

（圖片來源：Techlevated）

硅通孔

傳統封裝通常從芯片頂部的金屬層引出信號，通過焊球、銅柱或 RDL接出。TSV 則允許從芯片底部貫穿硅片建立連接，在多種場景下，這種方法都極為有用。

最具代表性的應用是廣泛用于 AI 加速器中的高帶寬內存（HBM）。它垂直堆疊多層 DRAM 芯片，并用微凸點實現互連。每層 DRAM 芯片內部都有 TSV，可連接上下層芯片。

HBM 通?？啥询B8–16 層 DRAM，單層芯片厚度僅50–100 μm。最新一代HBM的 TSV 直徑可達5 μm（縱橫比 10:1），間距 30–50 μm，可提供大量并行通道，從而實現高帶寬。

硅中介層中也可以加入 TSV，用于實現芯片與基板之間最短的電路徑。中介層厚度通常為100–150 μm，TSV 直徑為幾十μm，以保持適當的縱橫比。TSV 間距約20–100 μm。在 2.5D 與 3D 封裝中，TSV 負責為上層芯片供電并引出信號，盡管尺寸縮小時會增加一些串聯電阻。

最先進的 TSV 技術是用于背面供電網絡（Backside Power Delivery Network）的納米級TSV（nTSV）。

例如：

· 英特爾PowerVia 技術：在晶圓背面構建供電網絡，以厚金屬層降低電阻損耗。

· 臺積電Backside Power Rail (BPR)：采用類似概念，通過 nTSV 建立背面電源軌。nTSV間距可達5 μm 以下，直徑甚至小于 1 μm，代表了 TSV 技術的最前沿。

TSV 的關鍵步驟是深反應離子刻蝕（DRIE），又稱Bosch 工藝，包含交替的刻蝕/鈍化步驟，用以在硅中形成深孔。該工藝成本高、時間長，這使 TSV制造成為制造環節中昂貴的一環。

根據工藝順序，TSV有三種制造方法：

· TSV Last：在整個芯片完成后形成，常用于 CMOS 圖像傳感器。

· TSV Middle：在有源器件完成后、后段金屬互連前形成，常見于 3D IC 封裝。

· TSV First：在硅基板上早早形成，適用于硅中介層制造。

此外，帶有 RDL 和 TSV 的硅中介層還能在兩面同時集成芯片，從而實現更高的系統集成度。

具有雙面有源芯片連接的 3D 硅中介層的工藝集成

硅橋

硅中介層的成本高、尺寸受限于光罩面積，這限制了中介層可連接芯片的總面積，使其在許多先進封裝應用中并非最優方案。硅橋則是一種結合了硅中介層與有機疊層基板優勢的封裝方式。

目前，很多晶圓廠及多家封裝代工廠均提供各自版本的硅橋技術，雖名稱不同，但原理類似。

硅橋是一種微縮版中介層，通常不含 TSV以降低成本（部分版本仍帶 TSV）。
它被嵌入到有機基板預制的腔體中，上方再組裝芯片，相鄰芯片之間的橫向互連通過硅橋完成。每個硅橋僅放置在基板或有機中介層中晶粒之間的互連區域，因此整體占用面積很小。位于橋接區域之外的芯片可以直接通過基板通孔或銅柱進行連接，電阻遠低于硅中介層的TSV。

以英特爾的嵌入式多芯片互連橋（EMIB, Embedded Multi-die Interconnect Bridge） 為例，其工藝流程如下：

1.在晶圓廠中使用后段工藝制造硅橋，減薄并切割待用；

2.有機封裝基板進行常規疊層工藝，直到最后一層；

3.在基板上蝕出腔體，用于放置硅橋；

4.將硅橋嵌入腔體中，并完成最終介電層的疊層；

5.在介電層上鉆出細通孔（用于芯片與硅橋互連），在其他區域鉆出較大通孔，隨后進行金屬化和平整化處理；

6.最后即可用于倒裝芯片連接，從而連接多個需要橋接的硅芯片。

與硅中介層相比，硅橋的主要優勢包括：

· 成本低

· 模塊化靈活性高，不受光罩面積限制，尺寸小，僅用于連接多個芯粒的I/O接口，無需昂貴的光罩拼接工藝。

· 連接面積無限制，理論上可嵌入多個硅橋，只要基板或有機中介層支持即可。隨著現代 CPU/GPU 在單封裝中集成更多芯粒與 HBM，硅橋技術的應用正迅速增長。

英特爾EMIB 2.5D 封裝技術（來源：Intel）

3D-IC 封裝

前文討論了利用不同封裝技術將多個芯片并排互連的方法，我們通常稱之為2D或2.5D 集成。封裝技術的下一個發展方向是將芯片垂直堆疊，也就是所謂的3D IC 封裝。其主要優勢是縮小封裝占板面積、縮短橫向互連長度，從而降低功耗，以及實現異構集成。在 HBM中，我們已經看到通過微凸點與 TSV堆疊晶粒的實例。而3D-IC 封裝則在此基礎上更進了一步，垂直堆疊具備不同功能的硅芯片。

以英特爾為例，2019 年，英特爾在 Lakefield 移動處理器上首次展示其 3D 堆疊技術 Foveros，這是業界首個商用的邏輯芯片疊邏輯芯片堆疊方案。其頂層晶粒采用英特爾10 nm 工藝節點，包含計算核心；底層晶粒采用低功耗 22 nm FinFET 工藝節點，集成 PCIe、USB、安全單元及其他低功耗 I/O 模塊；封裝頂部還集成了一個通過焊球連接的 DRAM 模組。

英特爾 Lakefield 3D 集成與 Foveros 技術

除了直接堆疊完整的芯片，另一種折中的 3D 集成方式是使用有源中介層。這種中介層與前面提到的無源硅中介層相似，但額外包含了有源電路，即除了 RDL（重布線層）和 TSV，還在前端集成了晶體管。

例如，CEA-LETI 于 2020 年 ISSCC 大會上展示了一種有源中介層方案。該系統包含 6 個基于 28 nm FD-SOI 技術制造的多 CPU Chiplet，它們堆疊在一個基于 65 nm CMOS 工藝制造的有源中介層上，并通過超細銅柱進行互連。

這種中介層內建片上網絡（NoC），用作數據路由器，可在任意兩個 CPU Chiplet 之間提供互連。此外，還可集成電源管理、I/O電路及傳感器等功能。這些功能均采用成熟工藝節點實現，CPU Chiplet 則使用先進節點，從而在降低整體成本的同時實現系統級集成。

Chiplet-based先進3D系統架構中的有源中介層技術

3D 堆疊技術現在面臨兩大挑戰：

· 熱管理（Thermal Management）：當芯片被垂直堆疊時，底層芯片的散熱難度顯著增加。因此需要在封裝與芯片設計階段引入三維熱感知設計與冷卻機制，以保持正常的工作溫度。

· TSV 禁區（Keep-out Zone）： 在有源中介層上使用 TSV 時，必須在 TSV 與有源晶體管之間預留隔離區，以避免 TSV 影響晶體管性能。這會導致有源中介層的 TSV 密度低于無源中介層，或者需要更大的面積（即 TSV penalty）來維持相同的 TSV 數量。

混合鍵合（Hybrid Bonding)

半導體分析機構SemiAnalysis 指出：“混合鍵合是自 EUV 光刻技術發明以來最具變革性的技術，是自90年代倒裝芯片技術問世以來，芯片封裝領域的又一次量子飛躍?！?此話不假。

目前最先進的微凸點技術可以做到5 微米的間距，要繼續縮小已經非常困難。
而通過混合鍵合技術，研究人員已經實現了0.4 微米的間距，而這僅僅是開始。它可以實現每平方毫米超過一千萬個互連點，其密度遠超現有的任何微凸點技術。

混合鍵合是一種在無需焊球或銅柱的情況下垂直堆疊芯片甚至整個晶圓的工藝。其核心是銅-銅直接鍵合和介電層-介電層融合，因此得名混合鍵合（HB），又稱混合鍵合互連（HBI, Hybrid Bonding Interconnect）。

（圖片來源: 2025 ISSCC）

混合鍵合簡化工藝流程如下：

1.兩片晶圓經過表面處理，使其具有親水性，并面對面對齊。此時互連所需的銅焊盤略低于周圍氧化層；

2.晶圓接觸后，氧化層在室溫下形成弱鍵合；

3.隨著溫度緩慢升高：

a.氧化層之間形成更強的鍵合；

b.銅焊盤膨脹并相互接觸。

4.在300–400°C下保持數小時，直至銅層與介電層完全融合；

5.最后將已鍵合的晶圓切割為3D堆疊芯片。

混合鍵合引領創新，邁向未來半導體集成之路

混合鍵合的可靠性取決于晶圓表面的極度平整和無顆粒。任何顆?；虿黄秸紩е麻_路或鼓包。銅焊盤的凹陷深度也需精準控制，太淺可能導致無法有效接觸，太深則膨脹，會造成界面脫層。

混合鍵合包括兩種形式：

1.晶圓對晶圓（Wafer-to-Wafer, W2W）：整片晶圓相互鍵合，這要求晶圓極度平整，無翹曲風險（可通過化學機械拋光 CMP 實現，這也是W2W HBI的關鍵步驟）。這種方法可實現小于0.5 微米的間距互連。其缺點是良率較低，尤其是采用先進工藝節點時，任一晶圓上的壞芯片都會導致配對失效。

2.晶粒對晶圓（Die-to-Wafer, D2W）：先將晶圓切割成已知良品（Known Good Die），再翻轉鍵合至整片晶圓上。其優點是良率更高，可避免浪費整片晶圓。缺點是互連間距約 2 微米，受限于對準精度及熱膨脹差異。還有一個缺點就是芯片切割后的表面清潔，其難度要高于清潔整片晶圓。

die-to-wafer無機介質鍵合研究（ESTC）

混合鍵合技術目前仍處于早期發展階段，現主要用于 3D NAND 閃存和部分 CMOS 圖像傳感器。業界認為，混合鍵合將是下一代 HBM發展的關鍵，有了它，16 層甚至更多 DRAM 堆疊都將成為可能，我們將拭目以待。