以下文章來源于半導體產業研究

這是一份涉及芯片封裝幾乎所有關鍵概念的終極指南，它可以幫助您全面了解芯片的封裝方式以及未來互連技術的發展趨勢。

【內容目錄】

1.電子封裝簡

2.早期封裝類型

3.2D: 倒裝芯片封裝

4.2D：晶圓級封裝

5.先進封裝的興起

6.2.1D/2.3D:超薄有機中介層

7.2.5D: 硅中介層、微凸點、硅通孔與硅橋

8.3D-IC封裝

9.混合鍵合

芯片封裝類型（圖片來源: IDTechEx Research）

電子封裝（Electronic Packaging）簡介

芯片是在硅片上制造的，但如果不能與外部世界建立接口，其本身是無法發揮任何作用的。芯片與外部的互連包括信號、接地和電源，這些連接通常通過芯片上的焊盤（pad）實現。根據所需的電氣性能和外形尺寸，互連的實現方式可能有多種。

電子封裝是指，將半導體器件封裝起來，以保護其上的精密電路免受外部環境影響，并在電路與其他半導體器件或外部系統之間建立恰當的電氣與機械接口，實現供電、信號連接或散熱。

除了上述外在功能外，封裝還有一個內在作用，即實現了從芯片凸點（bump）層級（10~100 微米量級）到電路板層級（毫米至厘米量級）的尺度過渡，因而封裝也可稱為一種尺度變換器。

根據所采用的封裝類型不同，封裝過程可能由半導體晶圓廠自行完成（即集成器件制造商IDM，Integrated Device Manufacturer），也可能外包給封測廠（OSAT，Outsourced Semiconductor Assembly and Test），由其負責封裝制造、芯片裝配及功能測試。目前，全球多數 OSAT 廠商集中在東南亞地區，知名企業包括 ASE（日月光）、Amkor（安靠） 和 JCET（長電科技，含原 StatsChipPAC）等。

理想情況下，封裝不應對芯片的電氣特性產生任何影響，然而現實并非如此。封裝引腳及芯片與封裝之間的內部互連都會影響芯片的電氣性能。而且，隨著晶體管的不斷微縮，芯片間數據交換的數量與速率急劇增長，封裝已成為系統性能的主要瓶頸之一。因此，盡量減少封裝帶來的電氣損耗比以往任何時候都要關鍵。

晶體管的數量大致仍遵循摩爾定律，每兩年翻倍一次，但封裝互連的密度卻遠遠落后。當封裝技術的互連密度不足以支撐芯片上越來越密集的晶體管時，就會出現所謂的焊盤限制（pad-limited）設計困境。為解決連接問題，芯片制造商通常會被迫擴大芯片尺寸，而為了不浪費硅片，又在芯片上塞入更多的功能，例如額外的 SRAM。這樣雖能帶來一定系統層面的好處，但從長遠來看，由于先進工藝節點下硅片成本不斷攀升，這種做法不可持續。隨著小芯片（chiplet，也稱為芯粒）技術的興起，電氣封裝技術的復雜度和重要性都變得尤為突出。

芯片核心區域以及焊盤限制問題

在下一部分，我們將回顧封裝技術的起源，并逐步了解其復雜性如何演進到當今的地步。

早期封裝類型

在70至80年代，最早的封裝形式是雙列直插式封裝（DIP, Dual-Inline Package）。這種封裝結構本質上由一個 L 形引線框架（leadframe） 和一個 中央芯片承載板（paddle） 組成，硅芯片被固定在該承載板上。從引線框架到芯片的連接通過極細的金屬絲（稱為金屬鍵合線，bondwire）實現。整個封裝隨后被樹脂覆蓋，以提供機械保護。最終，引線框架被焊接到帶有通孔（through-hole）的印刷電路板（PCB）上。

雙列直插式封裝(DIP)

英特爾4004 CPU（1971 年發布）是首個實現大規模集成的處理器，包含約 2,300 個晶體管，就采用了這種 DIP 封裝。

Intel 4004 CPU采用DIP封裝

然而，DIP 封裝的突出引腳和電路板上必須鉆孔的設計即笨重又非常不便，于是這種結構逐漸被四邊扁平封裝（QFP, Quad-Flat Package）取代。QFP 采用類似“海鷗翼”（gull-wing）形狀的引腳結構，整體更為扁平，并且無需在電路板上開孔。這種封裝在80年代末至90年代初非常流行。例如著名的 Zilog Z80 CPU，它既有 DIP 封裝版本，也有 44 引腳 QFP 版本。

QFP封裝

接下來的重要演進就是無引腳四邊扁平封裝（QFN, Quad-Flat No-Lead）。這種封裝徹底取消了傳統的長引腳結構，帶來了三大優勢：降低寄生電感；減輕重量與厚度；封裝尺寸幾乎與芯片本體相同。

在 QFN 封裝中，引線框架是一整塊金屬板：一面與電路板相連，另一面通過金屬鍵合線與芯片相連。由于寄生電感顯著降低，這種封裝能夠應用于高頻（低 GHz 范圍）射頻產品設計中。

QFN封裝

QFN封裝的另一大優點是優異的散熱性能。承載芯片的金屬板具有極高的熱導率，其大面積接觸面也可有效傳導芯片熱量。至今，QFN 封裝仍被廣泛用于電源、工業與汽車電子領域，因為相比尺寸、復雜性或高頻，這些應用對散熱性能的要求更關鍵。

除此之外，早期還有很多其他封裝類型，如下面所列及其各種衍生變體：

· 薄型小外形封裝（TSOP, Thin Small Outline Package）

· 無引腳芯片載體（LCC, Leadless Chip Carrier）

封裝種類繁多，此處不一一介紹。雖然其中一些封裝至今仍在使用，但真正帶來封裝技術質的飛躍的，是隨后的倒裝芯片（Flip-Chip）技術。

2D：倒裝芯片封裝（Flip-Chip Package)

90年代，一種被認為是芯片封裝演進史上階躍式革新的新技術逐漸成為主流，這就是倒裝芯片技術。這種技術也被稱為 C4（Controlled Collapse Chip Connection）。其核心思想是取消傳統的金屬鍵合線，改用焊錫球（solder balls）直接實現芯片與封裝的電連接。這標志著芯片封裝進入了一個全新的階段：過去的鍵合線封裝只能利用芯片四周的邊緣進行連接，而倒裝芯片技術則利用整個芯片表面進行互連，大幅提升了單顆芯片可用的連接數量。在傳統鍵合結構中，芯片金屬層及器件朝上（face-up）；而在 C4 技術中，芯片被翻轉，金屬層和器件朝下（face down），直接面對封裝基板。

技術原理

在倒裝芯片封裝中，焊錫球被布置在芯片的焊盤上。布置過程在整片硅晶圓（直徑可達 12 英寸）上一次性完成，稱為凸點工藝（bumping）。焊球之間的中心間距約為130~200 微米，稱為凸點間距（bump pitch）；而單位面積的焊球數量（每平方毫米的凸點數）被稱為凸點密度（bump density），這是業界常用的另一項指標。

隨后，整片晶圓被切割（dicing）成單個芯片，每個芯片上都帶有焊球，準備與封裝基板進行連接。

帶焊球的切割好的芯片（圖片來源： Intech Technologies）

現代封裝基板的核心部分通常采用有機材料，最常用的是阻燃型的FR-4（Flame Retardant 4），這是一種具有自熄性的玻璃纖維編織材料。部分應用也采用無芯結構（Coreless Stackup）。

在基板核心材料的上下兩面，會逐層疊加薄型聚合物絕緣膜。在這些薄膜之間沉積金屬導線，并通過蝕刻形成貫穿不同金屬層的微孔（via，本質上是連接不同層級金屬的小型互連結構），從而在基板上構成多層金屬結構，用于封裝內部的金屬連接布線。

目前最常用的絕緣膜材料是 Ajinomoto Build-up Film（ABF），由著名的味之素集團（Ajinomoto Group）生產。沒錯，就是那個以制造味精（MSG）聞名的公司。

倒裝芯片基板所用的味之素積層膜ABF (圖片來源：Ajinomoto Group)

與晶圓廠在硅片上常用的雙鑲嵌（dual damascene）金屬互連工藝不同，封裝基板的制造采用半加成工藝（SAP, Semi-Additive Process）：先在已有金屬結構上層壓絕緣膜，再用激光在膜層上開出層間互連的通孔，最后通過電鍍形成新一層金屬線路。

裝配流程

將帶有焊球的晶粒（die，也稱裸片）翻轉，使其正面朝下貼合至封裝基板。通過精確對位，確保芯片與基板實現可靠連接。

在傳統貼裝工藝中，通過加熱使焊球回流（reflow）：高溫使焊錫瞬間熔化，借助液態錫的表面張力，芯片可自動微調位置并與封裝基板形成穩固連接，隨后焊錫冷卻固化。然而，隨著芯片面積增大或焊點間距縮小，熱壓鍵合（Thermal Compression Bonding, TCB）技術正逐漸成為更主流的貼裝方案。

鍵合完成后，在芯片與基板間的縫隙中注入毛細底部填充膠（Capillary Underfill, CUF）。由于芯片與基板的熱膨脹系數（CTE）存在差異，工作溫度變化時兩者脹縮程度不同，會在焊點處產生機械應力。CUF材料能夠提供必要的機械支撐與緩沖保護，防止焊點開裂或芯片從基板上剝離。

后續工序還包括安裝熱擴散片（heat spreader，若設計需要）、貼裝焊球陣列（Ball Grid Array, BGA）等步驟。最終完成的封裝器件即可進入電路板組裝流程。

倒裝芯片封裝工藝流程示意圖（圖片來源：Anysilicon.com）

倒裝芯片技術的主要優勢包括：

· 低寄生效應：相比傳統引線框架或 QFN 封裝中數百微米長的鍵合線，焊錫球高度僅約 50~70 微米。這極大地降低了互連電阻和電感，使封裝適用于高性能電路。

· 緊湊的尺寸：由于取消了鍵合線，芯片尺寸幾乎可與封裝尺寸相等。整體封裝更加小巧、輕便，無需像 DIP 或 QFP 那樣使用長引線金屬。

·多芯片集成：借助 ABF 技術在封裝基板上實現金屬互連，可在同一基板上放置多個晶粒，并通過金屬走線互聯。這使具有不同功能的芯片能在二維平面上集成于單一封裝中。

英特爾的Tiger Lake移動處理器由多個芯片封裝而成。較大的芯片是CPU，較小的芯片是平臺控制器中心（PCH），即chipset（來源：英特爾）

利用銅柱（Copper Pillar）減小凸點間距

隨著硅芯片上器件尺寸的不斷縮小，晶體管數量不斷增加，從芯片引出的信號數量也隨之攀升。要在芯片單位面積內布置更多互連凸點，就必須減小凸點尺寸與間距。

然而，傳統焊錫球的球形結構在縮小間距時存在限制。為了解決這一問題，工程師引入了銅柱（Copper Pillar）+ 焊錫帽（Solder cap）的結構來替代純焊錫球。

這種改進帶來了顯著效果，采用銅柱結構后，凸點間距可以縮小到 100 微米以下；銅柱的圓柱形幾何結構使得凸點能夠更加緊密地排列；縮小銅柱直徑可以進一步提升凸點密度。

銅柱取代焊錫球后的封裝結構示意圖（圖片來源：Indium Corporation）

根據《2024 異構集成路線圖》的預測，在標準核心封裝中，倒裝芯片凸點間距預計不會顯著低于 90 微米。原因在于，這一下限受到封裝基板制造工藝線寬/間距能力的限制。在標準封裝基板上，要實現更小的特征尺寸難度極高。當凸點間距進一步縮小時，就必須采用更精細的互連技術，例如微凸點（Micro-Bump），以及支持超精細互連的基板結構（如中介層，Interposers）。這些技術將在后續章節中進一步探討。

2D：晶圓級封裝

晶圓級封裝是一種在芯片仍處于晶圓狀態時，直接在晶圓上構建封裝結構的技術演進形式。也就是說，不像倒裝芯片封裝（Flip-Chip）先制造獨立的封裝再將芯片裝入，晶圓級封裝是在晶圓上原地完成封裝流程。

基本原理與工藝流程

與倒裝芯片封裝類似，芯片首先通過硅工藝制造完成，并從晶圓上切割下來。那些通過測試的良品晶粒（Known-Good Die）會正面朝上（非翻轉）放置在一片空白晶圓上，這片基底晶圓通常稱為重組晶圓（Reconstituted Wafer）。

然后，整個重組晶圓會被覆蓋上一層介電模塑層（dielectric mold layer）。多余的模塑材料會被研磨掉（grinding back），以露出芯片表面的銅凸點；或者，在需要與芯片焊盤連接的區域，通過開通孔的方式在模塑層中形成通路。

接下來，在該介電層上沉積金屬走線層，形成一個新的互連層，稱為重布線層（Redistribution Layer, RDL）。 在形成 RDL 后，晶圓會進入凸點工藝步驟。

帶重分布層（RDL）的扇出型晶圓級封裝（圖片來源：ASE）

通過在芯片表面構建 RDL 層，封裝設計不再受限于倒裝芯片技術中的凸點間距。
在重組晶圓上，芯片之間的間距可以被適當放大，從而制造出比芯片本體更大的封裝結構。換句話說，RDL 將芯片重分布到更大面積上，從而為放置更多的焊錫球或銅柱提供了空間。

RDL 的互連線寬與間距雖不如芯片內金屬化結構那樣精細，但一般工藝可達10/10 微米；高端 RDL 技術甚至可實現2/2 微米。此外，還可以構建多層 RDL 金屬層，實現更復雜的信號走線。該技術并不限于單一芯片類型，不同制程節點、不同功能的芯片都可以通過 RDL 互連集成在同一封裝中。

最后，帶 RDL 層的芯片會從重組晶圓上再次切割，并翻轉貼裝到 PCB 基板上，如下圖所示。

用于異構集成的面板級扇出 RDL-First封裝

這種封裝將芯片連接向外扇出（fan-out）到更大面積，從而簡化了整體封裝設計，通常稱之為扇出型晶圓級封裝（FOWLP, Fan-Out Wafer-Level Packaging），或晶圓級芯片封裝（WLCSP, Wafer-Level Chip Scale Packaging）。

在某些應用場景中，若所需的信號、電源/接地焊球數量較少，且能容納在晶粒面積內，則可采用晶圓級扇入型封裝（Fan-In WLP）。這種方式可在芯片尺寸范圍內（或略大）完成封裝，從而節省空間與成本，常用于邊緣計算與移動設備等應用。

晶圓級封裝的幾種主要工藝流程如下：

1.Chip-First（芯片優先）：

這是前面所述的標準流程。先將芯片安裝在重組晶圓上，再在其上構建 RDL 層。完成RDL 層后，再將整個“芯片+封裝”從晶圓中切割出來。其優點是工藝成本較低，但缺點也不少，如在 RDL 加工過程中，芯片可能發生偏移或錯位；較大的芯片可能因熱應力而翹曲變形。因此，該工藝更適合用于較小的芯片與簡單封裝。由于在 RDL 制程前就已使用良品芯片，RDL 的良率必須很高，否則成本效益會顯著降低。

Chip-Last（芯片后置）

此流程類似早期的倒裝芯片工藝，先在重組晶圓上構建RDL層，再將切割后的芯片翻轉貼裝到 RDL 上并進行模塑。其優點在于，芯片不會經歷多次 RDL 加工中的高溫循環，可保持硅芯片的原始結構完整； RDL 層可在貼片前進行檢測，避免因缺陷導致良率損失； 而且，可在 RDL 上形成更精細的特征（L/S 可達2/2 μm），從而提升電氣性能。其劣勢在于工藝步驟較多，整體成本較高。

Chip-Last 扇出型封裝示意圖（圖片來源：ASE）

3.Panel-Level Fan-Out（面板級扇出封裝，PLFO）

前兩種方法都使用圓形晶圓（最大 300 mm 直徑），面積利用率有限。PLFO 技術則采用矩形大面板（最大 600 mm × 600 mm）代替晶圓。由于面積利用率更高，每片面板的封裝數量可提升約 6.5 倍，因此單個封裝成本可降低約 20%。不過，這項新技術仍面臨很多挑戰，例如設備與生產線需升級以支持大尺寸矩形面板；目前可支持的 RDL 層數較少，線寬/間距仍較大。盡管如此，對于電源管理 IC（PMIC）等對高密度要求不高的應用，現有 PLFO 技術已足夠提供一種低成本、高產量的晶圓級封裝方案。

600×600 mm2 面板上的面板級封裝，每次可制造多于晶圓 6.5 倍的封裝（圖片來源：StatsChipPAC）

此外，還有“正裝（face-up）”與“倒裝（face-down）”芯片放置等多種變體流程，本文暫不做深入討論。

先進封裝的興起

毋庸置疑，傳統封裝在過去幾十年中已經很好地滿足了硅芯片不斷變化的需求。但在最近的十年，封裝變得愈發關鍵，其驅動因素包括：

· 功能拆分（Disaggregation）：隨著摩爾定律的發展放緩，以及先進制程下大尺寸晶粒成本的日益高昂，業界開始傾向于將單一大型芯片拆分成多個較小的芯片，即chiplet芯粒。

· 異構集成（Heterogeneous Integration）：由于不同的 IP 模塊并不總能隨制程節點一起縮放，為了節省移植成本，理想的做法是讓不同模塊采用最適合它們的不同硅節點，這就催生了在同一封裝上混搭不同芯粒的需求。

· 存儲墻（Memory Wall）問題：內存帶寬的需求遠遠超過了帶寬擴展的速度。高性能處理器為了獲得更高的內存帶寬，必須將內存盡可能靠近計算單元集成，因此演變出在封裝上整合高帶寬內存（HBM）的方法，而這在傳統封裝技術中是無法實現的。

· 打破光罩極限（Reticle Limit）：AI 和云計算等應用推動了單封裝計算能力的極限。由于單顆晶粒的尺寸受到光罩面積的物理限制，因此需要通過在一個封裝內集成更多芯片，并使它們協同工作如同一顆超大芯片的方式來突破這一瓶頸。

上述需求促成了一系列新技術的誕生，我們統稱為先進封裝（Advanced Packaging）。在本系列的下篇中，將介紹這一領域的主要技術分支。