該ADS4128是一款 12 位模數(shù)轉(zhuǎn)換器 （ADC），采樣率高達(dá) 200 MSPS。該器件采用創(chuàng)新的設(shè)計(jì)技術(shù)來(lái)實(shí)現(xiàn)高動(dòng)態(tài)性能，同時(shí) 在1.8 V電源下功耗極低。該設(shè)備非常適合多載波， 寬帶寬通信應(yīng)用。

該ADS4128具有精細(xì)增益選項(xiàng)，可用于在較低的 滿量程輸入范圍，尤其是在高輸入頻率下。它包括直流偏移校正 循環(huán)，可用于取消ADC失調(diào)。在較低采樣率下，ADC自動(dòng) 以縮小功率運(yùn)行，性能不會(huì)降低。

該ADS4128采用緊湊的VQFN-48封裝，額定為： 工業(yè)溫度范圍（–40°C 至 85°C）。
*附件：ads4128.pdf

特性

• 最大采樣率：200 MSPS
• 1.8V 單電源的超低功耗：
  • 200 MSPS 時(shí)為 230 mW 總功率
• 高動(dòng)態(tài)性能：
  • 信噪比：170 MHz時(shí)為69 dBFS
  • SFDR：170 MHz時(shí)為85 dBc
• 帶采樣率的動(dòng)態(tài)功率縮放
• 輸出接口：
  • 雙倍數(shù)據(jù)速率 （DDR） LVDS，具有可編程擺幅和強(qiáng)度
    • 標(biāo)準(zhǔn)擺幅：350 mV
    • 低擺幅：200 mV
    • 默認(rèn)強(qiáng)度：100-Ω終止
    • 2× 強(qiáng)度：50-Ω端接
  • 還支持 1.8V 并行 CMOS 接口
• 可編程增益高達(dá)6 dB，用于SNR和
  SFDR權(quán)衡
• 直流偏移校正
• 支持低至200mV的低輸入時(shí)鐘幅度聚丙烯
• 封裝：7.00 mm × 7.00 mm VQFN-48

參數(shù)

方框圖

一、產(chǎn)品概述

ADS4128 是德州儀器（TI）推出的高速度、低功耗模數(shù)轉(zhuǎn)換器（ADC），核心優(yōu)勢(shì)為 200 MSPS 超高采樣率、超低功耗與優(yōu)異的動(dòng)態(tài)性能，專為無(wú)線通信基礎(chǔ)設(shè)施、軟件無(wú)線電（SDR）、功率放大器線性化等高速寬帶通信應(yīng)用設(shè)計(jì)。器件采用 12 位分辨率架構(gòu)，集成可編程增益、直流偏移校正功能，支持 DDR LVDS 與并行 CMOS 雙輸出接口，文檔版本為 SBAS578A，發(fā)布于 2012 年 5 月，2016 年 1 月修訂，采用 48 引腳 VQFN 封裝，工作溫度范圍 - 40°C 至 85°C。

二、核心參數(shù)與性能特性

1. 基礎(chǔ)規(guī)格

• ADC 性能 ：12 位分辨率，DNL±0.2 LSB，INL±0.5 LSB；輸入失調(diào)誤差 ±15 mV，失調(diào)溫度系數(shù) 0.003 mV/°C；增益誤差 ±1% FS，增益溫度系數(shù) 0.001 Δ%/°C。
• 動(dòng)態(tài)性能 ：170 MHz 輸入時(shí) SNR 達(dá) 69 dBFS、SFDR 85 dBc、THD 83 dBc；支持 0-6 dB 可編程增益（0.5 dB 步進(jìn)），10 MHz 輸入時(shí) SFDR 可達(dá) 87 dBc；模擬輸入帶寬 550 MHz，支持最高 400 MHz 大信號(hào)輸入、800 MHz 小信號(hào)輸入。
• 接口特性 ：支持 DDR LVDS（標(biāo)準(zhǔn)擺幅 350 mV、低擺幅 200 mV）與 1.8 V 并行 CMOS 接口；SPI 串行編程接口，48 引腳 VQFN 封裝（7mm×7mm）；采樣時(shí)鐘支持差分（正弦波 / LVPECL/LVDS）或單端（LVCMOS）輸入，最低輸入幅度 200 mVPP。

2. 供電與功耗

• 供電范圍 ：模擬電源（AVDD）與數(shù)字電源（DRVDD）均為 1.7 V-1.9 V，標(biāo)稱 1.8 V 單電源供電。
• 功耗表現(xiàn) ：200 MSPS 時(shí)總功耗僅 230 mW（含輸出緩沖），LVDS 低擺幅模式下功耗更低；支持全局?jǐn)嚯姡?0 mW）、待機(jī)（185 mW）與輸出緩沖禁用三種低功耗模式，適配高速低功耗場(chǎng)景。

3. 封裝與環(huán)境適應(yīng)性

• 封裝類型 ：48 引腳 VQFN（RGZ）封裝，暴露熱焊盤（連接 DRGND），結(jié)到環(huán)境熱阻 27.9 °C/W，結(jié)到板熱阻 5.4 °C/W，封裝高度僅 1 mm，適合高密度高速 PCB 布局。
• 可靠性 ：ESD 防護(hù)（HBM 1000 V、CDM 500 V），存儲(chǔ)溫度范圍 - 65°C 至 150°C，最大結(jié)溫 125°C，滿足通信設(shè)備長(zhǎng)期穩(wěn)定運(yùn)行要求。

4. 關(guān)鍵功能特性

• 高速專用功能 ：支持動(dòng)態(tài)功耗縮放（采樣率降低時(shí)自動(dòng)降功耗），內(nèi)置直流偏移校正環(huán)路（±10 mV 校正范圍，時(shí)間常數(shù)可編程）；過(guò)載恢復(fù)時(shí)間僅 1 個(gè)時(shí)鐘周期，適配高速信號(hào)突發(fā)場(chǎng)景。
• 系統(tǒng)集成特性 ：支持二進(jìn)制補(bǔ)碼與偏移二進(jìn)制兩種數(shù)據(jù)格式；內(nèi)置測(cè)試模式（全 0 / 全 1 / 翻轉(zhuǎn) / 斜坡 / 自定義圖案），便于系統(tǒng)調(diào)試；OVR 引腳實(shí)時(shí)指示輸入超量程狀態(tài)。

三、工作模式與功能原理

1. 核心架構(gòu)

采用 “差分采樣電路→流水線 ADC→數(shù)字功能模塊（增益 / 偏移校正）→DDR 串行器→輸出接口” 架構(gòu)，默認(rèn)啟用低延遲模式（10 個(gè)時(shí)鐘周期 latency），禁用后可開啟增益與偏移校正功能（latency 提升至 16-17 個(gè)時(shí)鐘周期）。

2. 主要工作模式

3. 關(guān)鍵功能細(xì)節(jié)

• 增益與偏移控制 ：增益通過(guò)寄存器編程（0.5 dB 步進(jìn)），滿量程輸入范圍隨增益變化（0 dB 時(shí) 2 VPP，6 dB 時(shí) 1 VPP）；偏移校正支持時(shí)間常數(shù)調(diào)整（1M-2G 時(shí)鐘周期），可凍結(jié)校正結(jié)果。
• 輸出接口 ：LVDS 模式下 2 位數(shù)據(jù)復(fù)用至 1 對(duì)差分引腳，時(shí)鐘雙沿采樣；CMOS 模式支持 8-10 pF 負(fù)載，建議短距離傳輸（1-2 英寸）以減少噪聲耦合。
• 時(shí)鐘與采樣 ：采樣時(shí)鐘占空比容忍范圍寬（35%-65%），孔徑抖動(dòng) 100 fs rms，確保高速采樣精度。

四、應(yīng)用場(chǎng)景與設(shè)計(jì)建議

1. 典型應(yīng)用領(lǐng)域

• 無(wú)線通信基礎(chǔ)設(shè)施（5G/4G 基站）、軟件無(wú)線電（SDR）、功率放大器（PA）線性化、高速數(shù)據(jù)采集系統(tǒng)、寬帶信號(hào)監(jiān)測(cè)設(shè)備。

2. 設(shè)計(jì)關(guān)鍵要點(diǎn)

• 電源設(shè)計(jì) ：AVDD 與 DRVDD 建議分離供電，AVDD 采用低噪聲 LDO，每路電源引腳就近并聯(lián) 0.1 μF 陶瓷電容；若共享電源，需通過(guò)鐵氧體磁珠與 PI 濾波隔離數(shù)字噪聲。
• 輸入與接地 ：模擬輸入采用差分驅(qū)動(dòng)，串聯(lián) 5-15 Ω 電阻抑制寄生振蕩，通過(guò) VCM 引腳（0.95 V）提供共模偏置；PCB 采用單點(diǎn)接地，模擬區(qū)與數(shù)字區(qū)嚴(yán)格分區(qū)，熱焊盤必須焊接至地平面。
• 時(shí)鐘設(shè)計(jì) ：優(yōu)先采用低抖動(dòng)差分時(shí)鐘源（如 LVPECL），時(shí)鐘輸入通過(guò) 0.1 μF 電容交流耦合；高速采樣時(shí)需控制時(shí)鐘抖動(dòng)，避免動(dòng)態(tài)性能退化。
• 布線與防護(hù) ：LVDS 信號(hào)線采用 100 Ω 差分阻抗匹配，減少反射；模擬輸入線遠(yuǎn)離數(shù)字信號(hào)線，避免高頻噪聲耦合；閑置引腳按規(guī)格連接（如 SEN 接 AVDD、SCLK 接地）。