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AFE5809 八通道超聲模擬前端技術規格與應用總結

科技綠洲 ? 2025-11-17 14:15 ? 次閱讀
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AFE5809器件是一種高度集成的模擬前端 (AFE) 解決方案,專門用于 專為需要高性能和小尺寸的超聲系統而設計。The AFE5809 該器件集成了完整的時間增益控制 (TGC) 成像路徑和 CWD 路徑。該設備還 使用戶能夠選擇各種功率和噪聲組合之一,以優化系統性能。 因此,AFE5809設備是一種合適的超聲AFE解決方案,不僅適用于高端系統, 也適用于便攜式。
*附件:afe5809.pdf

AFE5809器件包含8個壓控放大器(VCA)通道、14通道和 12 位 ADC 和 CW 混頻器。VCA 包括 LNA、VCAT、PGA 和 LPF。LNA增益可編程為: 支持 250 mV聚丙烯至 1 V聚丙烯輸入信號。可 編程 序 LNA 也支持主動終止。超低噪聲VCAT提供衰減 控制范圍為 40 dB,并提高了整體低增益 SNR,這有利于諧波成像和 近場成像。PGA 提供 24 和 30 dB 的增益選項。在ADC之前,LPF可以是 配置為 10、15、20 或 30 MHz,以支持不同頻率的超聲應用。 此外,AFE5809設備的信號鏈可以處理低于100kHz的信號頻率, 這使得該設備能夠用于聲納和醫療應用。高性能 AFE5809器件中的14位/65MSPS ADC可實現77dBFS SNR。它確保在低 鏈式增益。ADC的LVDS輸出支持小型化所需的靈活系統集成 系統。

AFE5809器件集成了低功耗無源混頻器和低噪聲求和放大器 完成片上CWD波束形成器。每個模擬可選擇16個相位延遲 輸入信號。同時,實現了獨特的三階和五階諧波抑制濾波器 以增強 CW 靈敏度。

AFE5809器件還包括一個數字同相和正交 (I/Q) 解調器和 低通抽取濾波器。解調模塊的主要目的是減少LVDS數據 提高整體系統電源效率。I/Q解調器可以接受ADC輸出,向上 65 MSPS 采樣率和 14 位分辨率。例如,在數字解調和 4× 之后 抽取濾波時,同相或正交輸出的數據速率降低至16.25 MSPS 和數據分辨率因此提高到 16 位。因此,整體LVDS走線 減少可以是 2 的系數。如果該解調器可以旁路并完全關閉 不需要。

AFE5809器件采用 15 mm × 9 mm、135 引腳 BGA 封裝,并且 指定工作溫度范圍為 0°C 至 85°C。

特性

  • 8通道完整模擬前端
    • LNA、VCAT、PGA、LPF、ADC和CW混頻器
  • 可編程增益低噪聲放大器 (LNA)
    • 24、18、12 dB增益
    • 0.25 V、0.5 V、1 V聚丙烯線性輸入范圍
    • 0.63、0.7、0.9 nV/rtHz 輸入參考噪聲
    • 可編程有源端接
  • 40dB低噪聲壓控衰減器
    (VCAT)
  • 24/30 dB可編程增益放大器(PGA)
  • 三階線性相位低通濾波器 (LPF)
    • 10、15、20、30 兆赫
  • 14位模數轉換器(ADC)
    • 65 MSPS 時為 77 dBFS 信噪比
    • LVDS輸出
  • 噪聲、功耗優化(不帶數字解調器)
    • 158 mW/CH,0.75 nV/rtHz,65 MSPS
    • 1.1 nV/rtHz時為101 mW/CH,40 MSPS
    • CW 模式下為 80 mW/CH
  • 出色的器件間增益匹配
    • ±0.5 dB(典型值)和 ±1 dB(最大值)
  • ADC后的數字I/Q解調器
    • 寬范圍解調頻率
    • <1 kHz 頻率分辨率
    • 抽取濾波器系數 M = 1 至 32
    • 16xM 抽頭 FIR 抽取濾波器
    • 解調后LVDS速率降低
    • 片上 RAM,具有 32 個預設配置文件
  • 低諧波失真
  • 低頻聲納信號處理
  • 快速一致的過載恢復
  • 用于連續波多普勒(CWD) 的無源混頻器
    • 低近相位噪聲 –156 dBc/Hz(1
      kHz 時,2.5 MHz 載波)
    • 相位分辨率為 1/16λ
    • 支持 16×、8×、4× 和 1× CW 時鐘
    • 12 dB三次和五次
      諧波抑制
    • 靈活的輸入時鐘
  • 小封裝:15 mm × 9 mm,135-BGA

參數
image.png

方框圖

image.png

一、產品概述

AFE5809 是德州儀器(TI)推出的高集成度八通道超聲模擬前端(AFE),專為醫療超聲成像、無損檢測設備及聲納應用設計,核心優勢為低噪聲、多模式功耗優化、完整信號鏈集成與靈活的數字解調功能。器件集成 LNA、壓控衰減器(VCAT)、可編程增益放大器(PGA)、低通濾波器(LPF)、14 位 ADC、連續波(CW)混頻器及數字 I/Q 解調器,支持脈沖波成像與連續波多普勒成像雙模式,適配從高端系統到便攜式設備的多樣化需求。文檔版本為 SLOS738E,發布于 2012 年 9 月,2015 年 8 月修訂,采用 135 引腳 NFBGA 封裝(15mm×9mm),工作溫度范圍 0°C 至 85°C。

二、核心參數與性能特性

1. 基礎規格

  • 信號鏈配置 :八通道獨立信號鏈,每通道含 24/18/12 dB 可編程增益 LNA、0-40 dB 低噪聲 VCAT、24/30 dB PGA、10/15/20/30 MHz 三階線性相位 LPF,支持 50/100/200/400Ω 可編程有源終端。
  • ADC 性能 :14 位分辨率,最高采樣率 65 MSPS,SNR 達 77 dBFS;LVDS 輸出接口,支持 12/14/16 位輸出格式,數據率最高 910 Mbps。
  • 動態與直流精度 :THD 低至 - 55 dBc,三階互調失真(IMD3)-60 dBc;通道間增益匹配 ±0.5 dB(典型值)、±1 dB(最大值),輸入參考噪聲低至 0.63 nV/rtHz(LNA 增益 24 dB 時)。

2. 供電與功耗

  • 供電范圍 :模擬電源(AVDD)3.15 V-3.6 V,5V 模擬電源(AVDD_5V)4.75 V-5.5 V,ADC 模擬電源(AVDD_ADC)1.7 V-1.9 V,數字電源(DVDD)1.7 V-1.9 V,解調數字電源(DVDD_LDO1/2)1.2 V-1.5 V。
  • 功耗表現 :支持低噪聲、中功率、低功率三種模式,低噪聲模式下每通道 158 mW(65 MSPS),低功率模式每通道 101 mW(40 MSPS),CW 模式僅 80 mW / 通道;支持部分斷電與完全斷電模式,完全斷電功耗 0.7 mW / 通道。

3. 封裝與環境適應性

  • 封裝類型 :135 引腳 NFBGA(ZCF)封裝,結到環境熱阻(θJA)34.1 °C/W,結到板熱阻(θJB)11.5 °C/W,散熱性能優異。
  • 可靠性ESD 防護符合 HBM±1000 V、CDM±250 V 標準;最大結溫 105°C,存儲溫度范圍 - 55°C 至 150°C,滿足工業級穩定運行需求。

4. 關鍵功能特性

  • CW 多普勒功能 :集成無源 CW 混頻器,支持 16×/8×/4×/1× 時鐘模式,相位分辨率 1/16λ,三階 / 五階諧波抑制 12 dB,1 kHz 偏移相位噪聲 - 156 dBc/Hz。
  • 數字解調 :支持 1-32 倍抽取濾波,16×M 抽頭 FIR 濾波器,LVDS 速率降低功能,內置 32 組預設配置文件 RAM,解調頻率分辨率<1 kHz。

三、工作模式與功能原理

1. 核心架構

采用 “模擬信號鏈 + ADC + 數字解調” 三級架構,八通道同步工作,共享時鐘與同步信號;模擬部分實現信號放大、衰減與濾波,ADC 完成高速模數轉換,數字部分支持 I/Q 解調、直流偏移去除與數據速率壓縮,可靈活旁路或關閉以優化功耗。

2. 主要工作模式

模式核心配置關鍵參數適用場景
脈沖波成像(TGC)完整信號鏈(LNA+VCAT+PGA+LPF+ADC)采樣率 10-65 MSPS,噪聲 0.63-1.16 nV/rtHz超聲成像、多通道數據采集
連續波多普勒(CWD)LNA+CW 混頻器 + 求和放大器載波頻率最高 8 MHz,動態范圍 160 dBFS/Hz血流速度檢測、聲納信號處理
低功率模式信號鏈功耗優化,PGA 鉗位禁用每通道 101 mW(40 MSPS),噪聲 1.1 nV/rtHz便攜式設備、長時工作場景

3. 關鍵功能細節

  • 增益與衰減控制 :LNA 增益通過寄存器配置,VCAT 由 0-1.5 V 差分電壓控制,實現 40 dB 線性衰減;PGA 支持 24/30 dB 增益,搭配數字增益微調(0-6 dB,步長 0.2 dB)。
  • 同步與校準 :支持外部 TX_SYNC 同步觸發,通道間孔徑延遲匹配 ±150 ps;內置 DC 偏移校正電路,LNA/PGA 均支持高通濾波功能,抑制低頻噪聲。
  • 測試與調試 :提供多種 LVDS 測試模式(斜坡、全 1 / 全 0、自定義圖案等),支持 PGA 輸出測試與系數輸出測試,便于系統調試。

四、應用場景與設計建議

1. 典型應用領域

  • 醫療超聲成像系統(B 超、彩色多普勒超聲)、工業無損檢測設備、水下聲納系統、多通道高精度數據采集設備。

2. 設計關鍵要點

  • 電源設計 :模擬與數字電源獨立布線,每個電源引腳就近并聯 0.1 μF 陶瓷電容與 10 μF 鉭電容;AVDD_5V 需遠離敏感輸入引腳,避免噪聲耦合
  • 輸入與時鐘設計 :模擬輸入 AC 耦合(≥0.1 μF),INM 引腳旁路電容≥15 nF;ADC 與 CW 時鐘需低抖動,支持 LVDS/LVPECL/CMOS 輸入,多器件同步建議使用時鐘樹分配。
  • 布線與散熱PCB 采用多層板設計,INP/INM/ACT 引腳下方避免電源平面;LVDS 信號線阻抗控制(100 Ω),長度匹配誤差<3.81 mm;裸露焊盤焊接至接地平面,通過散熱過孔增強散熱。
  • 功耗優化 :根據應用場景選擇功率模式,閑置通道通過寄存器獨立斷電;CW 模式下可關閉 VCAT 與 PGA,進一步降低功耗。
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